Устройство для регулирования передачи данных

ОПИСАНИЕ ИЗОБРЕТЕ Н И Я 11) 595872 Союз Советских Соееиалистических РеспубликДЕТЕХЗЬСТВ ОРСКОМУ СВ вид-ву 2101180/18 2) Заявлено 03.02.75 ( 1) М. Кл.е Н 04 ис присоединением зая осударственнык комитет Приоритет овета Министро ло илам изобр и открыти(45) Дата опубликования описания 23.03.78 72) Автор изобретеци Ктел ю(71) Заявител РЕ АН 54) УСТРОЙСТВ 2 вход считывания - сигналов счцтыва ольжке 1 д(61) Дополнительное к ав Изобретение относится к технике связи и может использоваться в устройствах для устранения временных сдвигов данны;:, принимаемых по двум линиям связи.Известны устройства для регулирования передачи данных.Однако из известных устройств для регулирования пердачи данных содержит в каждой линии буферные накопители на полный кадр информации ц линию задержки цикловых импульсов, выходной сигнал которой считывает данные одновременно со всех накопителей 11Однако использование накопителей с б шим объемом памяти приводит к задер сигнала и усложняет аппаратуру.Наиболее близким техническим решением к изобретению является устройство для регулирования переда и данных, содержащее генератор сигналов считывания, выход которого чсрез блок буферной задержки считывания подключен к входу первого индикатора резерва памяти и через первый элемент ИЛИ - к входу разрешения сдвига регистра памяти, выход которого подключен к сигнальному входу блока выравниваюшей задержки непосредственно, а к сигнальному входу регистра памяти - через коммутатор записи, причем вход записи блока выравнивающей задержки соединен с выходом блока буферной УЛИРОВАНИЯ ПЕРЕДАЧЫХ задержки считывания, ас вьхолом генераторания Г 21.Наиболее сушсственцым недостатком такого устройства является большая задержка данных, поступающих в память прц регулировании.Цель изобретения - сокращение времени задержки данных при регулировании.Для достижения поставлснцоц цепи в устройство лля регулирования перелачц данных, содсржашес генератор сцпалов считывания, выхол которого через блок буферной задержки считывания подключен к входу первого индикатора резерва памяти ц через первый элсмсцт ИЛИ - к входу разрешения сдвига регистра памяти, выход которого подклЕОсц к сигнальному входу блока выравнивающей задержки непосредственно, а к сигнальному входу регистра памяти - через коммутатор записи, причем вход записи блока выравнцВаошей задержки соединен с Вьхолом Олокя буферной задержки считывания, а вход считывания - с выхолом генератора сигналов считывания, ввслсцы коммутатор линий связи, блок буферной задержки четных калроц,бмферной залерекОи цс 1 стцых калпов, триггер комм таццн каналов записи, эгСмсцт И, второй ц третий элементы ИЛИ, коммутатор сигнала ццклцчсско 1 перезапе 1 сц, ццлцка 595872.о; конца цикла, коммутатор установлен, второй ццлцкатор резерва памяти и блок циклической церсзссе, при этом выход сигналов ;3 псц цачетцых кадров коммутатора линийВЯЗИ ПОЛКЛОсСц К ПсрВОМу ВХОЛу бЛОКа бус 1)срцой задеряки нечетных кадров и через ;торс)й зле)децт ИЛИ - к второму входу блока Оуфе)ной за;ер)кки четных калров, а выхол сигналов записи четных кадрог, коммутатора линий связи полключец к первому вхолу блока буферной задержки четных кадров, вь:хол которого ц выхол блока буферной зал.")ж(п нечетных кадров соединены с 13 хоЛаМ ОЛОКЯ ЦЦКЛИсЕСКОй ПСРСЗаПИСЦ Ц С ВХОЛ 2- ли триггера коммутации 1(янялОВ записи, Выхол которого соелинсц с управляющим Вхолом коммутатора сигнала циклической перезаписи, сцгпа ыый ВхоЛ которого соецццен с -срвым вьходом блока циклической псрсзацсц, а Бьходы подкл 0 сы к Втооым входам :, ) "ого и второго иДикаторов резерва па 15 ц, выхол сигнала пик.я коммутатора лиц 6 связи сосдице: с первым установочным хо 03 ИНЛикятора конца цикла, выход кото)0 о подключен к установочным входам ЕпДР- торя резерва пямятц через последователь) с)с;цчспьс элсмсцг И и коммутатор устяц )Бкц. управляющий вхол которого сосдицч с сооЗетст 3 уОпРх выхолом коммутатора лп:цй связи, я Быхолы сипалов лаццых комГт" со)1 тип 1 С 135 ЗЦ ПОДИ 1 осСи К 1 И"ХЕГТЯ "С)ГГ ЗспцСЦ, УПРс 1 ВГЯ 0 ПС 3 ХОДэ КОТОРОГО Го лццсцы с 3 холах 1 иц:пкаторов резерва 1" М 5 тц ПО;,ксгочсцн 1 ми 1 срсз т"стцЙ элс)1 снт Е", . к )СС 1 у уц 1) 2 БЛ 5 ОЩСху БКОДу КО)1- МУсТОР Записи И К РУГО)сХс ВХО:; ЭЛСМСЦта И, Выход которого поЛ(лючсц к Входу ЪправлИя фазой генератора сипалов считыва- :1., К ЛРГОМУ ВХОДХ КОТОРОГО ОЛ:(Л 10 ЧСЦ Второй 13 ь 1 хо;1, Олокя цекличсской перезаписи, ЦСРБЫЙ ВЫХОД КОТОРОГО ЦОДКЛЮс 1 С 1 К ВТОРЫХ вхолям олока буфер;ой зядерякц счцтыванц 5, Олокя Оус)ср 1 юЙ зяде 1 кки цсчстцых кадров, Другому входу второго элемента ИЛИ, к ,хох; 3 хс)л; индикатора конца ци(ла и к ,ругс)му вхолу первого элемента ИЛИ, я третий выхол блока циклической перезаписи солицеи с третьими 1)холами блоков буферной зялср)ккц чстцыс и нечетных кядпов ц ОЛОК 2 бу(1)счС) ЗядСряхц СП 1 ТЬ 1 вя ц 5, сСТЕср 1 ый Выход Олока ццкли 1 сскОЙ черсх)аписи цод; лючец к третьему вхолу индикатора копн цик;1 а, яход ВтОрОГО 1,1(Вторя )сзсрва 1. Я М 5 ТЦ СОС "ЦЦСЦ С СООТБССТВУ 0 ЦЕМ БХОДОЪ СрсоГОнлцхатОра ПСЗЕ)на ПВМятн.,12 черте)кс приведена структурная элсктрц;сская схема прсЛлоясццого устройст 32 лля регулирования цсре;ячц данных.УстроЙст 30 Для регулцроваци ер дачи Данных ссЛ(.р)кет Гсперс. 0) 1 сигця;ОБ ссп- ъца:11151, Бы ОЛ которо 0 ч рсз с:лок 2 буфер- ЦРЕ За СС"1",(1 СЧЦТЫ:32;Я 110 КЛОЧ: ВХЗЧГ СрБОГО ццдИКсТОря 3 рСЗСр 13 с Па)ЯТН ц Чсрс,3 ;срвый элемент И.1 И 1 - к входу раззсшсЦ 5 ДВЦс РСГИСТ)Я О ПЯМЯТЦ, 13 Ь:ХОД КОТОРОГО 5 10 15 20 25 30 35 40 45 50 60 6,) подключен к сигнальному вхолу блока 6 выравнивающей залер)кки цспосрслствецно, а к сигнальному входу регистра О памяти - черсз ксо 1 мутатор 7 зяпцсц, п)цсСх Вход за- ПИСИ бЛОКа 6 ВЫР 2 ВЦИВсЦОЩСЙ ЗаДЕРИ(КИ СОСДицец с выхо;ом олока 2 б 3 фсрной зяЛер)ккц СЧИТЬП)сЦРЯ, а ВХОД СЧЕТЫВа 3 ИЯ - С ВЫХОДОМ генератора . Сцгцалов с-ц;тывацця, коммутатор 8 линий связи, на вхоЛы которого постуПаОт ДВС Р) ППЬ СИГ 12,10 Б С Б) Х ЛИНИЙ С 3- зи, Олок 9 01,фсрцой 32 лсряки 11 с-,ных кяд)03, блок 10 буферной заЛср)кки нечетных кадров, триггер 1 коз)утяциц каналов записи, элемент И 12, второй элемент ИЛИ 13, третий элемент И,1 И 14, коммутатор 16 с инала циклической псрсзапцси. Пликатор 16 конца цикла, коммутатор 17 устацовкц, второй ццликатор 18 резерва памяти и блок 19 ци:(личсской перезаписи, при этом Выход сигналов записи нечетных ка;ц)ов коммутатора 8 линий сВязи по;кл 10 с 1(ч к псервохм БхО;х Олокя 10 буферной зал.ряки нечетных калров ц через второй элемент ИЛИ 13 к второму входу блока 9 буфер ой зялср)кки четных калров, с БЪХОД СЕПЦа 03 2 ЦИС 1 ЧСТЦЫХ К 2 ДРОВ КО)- мутатора 8 линий связи подключ;и к псрвому входу блока 9 буферной залсрякц четных кадров, выход которого и выход блока 10 буфЕРЦОй ЗаЛСР)ККИ Цес Ст,ЫХ КаДРОБ СОЕЛИНСЦЫ С ВХОдяМП ОЛОКс 19 цц:.Лич. СКОП 11 С;)СЗЗППСП и с входами трипс)а 11 комхутации каналов Зацпсц, БЬХОД КОТОРО 0 Сс)СЛЦ;ЕЦ С П;)Я)ЛЯ 0- ВХОЛОМ КОММТсто )я 16 СИГцаЛасской и(резанси, сцпальцый вход к)торого сосцццец с первым БыхоЛОМ блока 19 ццклцчсской перезаписи, а выходы подключены к вторым вхоля)д первого ццликатора 3 резерва памяти и второго ицлцкатора 18 резерва памяти, выход сигнала цикла коммутатора 8 ЛИЦИй СВЯЗИ СОСЛИЦСЦ С ПСРВЫМ Уетсип)НОЧНЫМ Бхоло.,1 ицЛцкятОРЯ 16 копна циклс, Выхоч КО- торого полклочсц к устацо 3 очцы)д вхолам первого цц;1 каторя 3 резерва памяи ц Второго инликаторя 8 резерва памяти через последовательно сослицсцныс элемент И 12 ц коммутатор 17 устацовцлц, у:равляоший Бхол котоРОГО сосЛП.:с 1 с соот 3 етсч 33 ошцм Выходо.1 коммутяоря 8 лиццЙ сз 51 зи, я ВылО- ды сигналов данных ко.дхутстора 8 линий связи цолклочсцы к ко)дмутатору 7 запцсц, управляющие входы которого сослинсцы с Выходам первого ицликатора 3 резерва памяти и Второго ицлп(вторя 18 резерва;ямятц, цолключсццымц через трстцй элемент И;1 И 14 к третьему управляющс)ду входу коммутатора 7 записи и к другому вхолу элем.цта И 12, гыхол которого подключен к вхолу уцравлскоррс(ццсЙ фазы Гсцсратра 1 сцгпалОВ считывания, к Другому Входу которого пол:,Л 10 с 1 СН ВторОЙ БЫХО, 0.ОКа 19 ЦИ(ЛИЧС)СКОЙ перезаписи, цервыц Выход которого под:(лю- сСН К тОрОМу БХОЧу ПЕРВОГО ЗЛСМСцта И 1 И 4 и к Вторым Бхо ах блока 2 буфер;юй задсржКР сч 1 ты 32 цця, Олокс0 б срерцоЙ заДс(Кц счетных калров и друг)еду Входу Второго элс 595872мента ИЛИ 13, а третий выход блока 19 циклической перезаписи соединен с третьими входами блока 2 буферной задержки считывания, блока 9 буферной задержки четных кадров и блока 10 буферной задержки нечетных кадров, четвертый выход блока 19 циклической перезаписи подключен к третьему входу индикатора 1 б конца цикла, а вход второго индикатора резерва памяти соединен с соответствующим входом первого индикатора резерва памяти,Устройство для регулирования передачи данных работает следующим образом,На вход устройства с двух линий связи поступают сигналы данных, представляющие собой последовательность кадров длительностью Т, которые могут следовать друг за другом с паузой длительностью не более Т когда кадр данных в одной линии оканчивается раньше или позже, чем начинается кадр в другой линии.Одновременно на вход коммутатора 8 поступают синхроимпульсы, цикловые импульсы и импульсы начала кадра. На выходе устройства имеется при этом непрерывный поток информации, синфазный с синхроимпульсами.2 ТРегистр 5 имеет " разрядов, где т длительность единичного интервала, Входные сигналы данных через коммутаторы 7 и 8 вводятся в регистр 5 и с помощью генератора 1 считываются на выход устройства непрерывный поток информации. Считывание данных производится начиная со старшего разряда регистра 5, при этом, если кадры данных не перекрываются, то запись в первых К ячейках всегда отсутствует, а и - К ячеек занято. Запись производится в У-ый разряд, поэтому данные в регистре 5 циклически перезаписываются с его выхода через коммутатор 7 на вход первого разряда. Циклическая перезапись осуществляется в течение интервала Т= Лп, где Л - период высокочастотного сигнала тактовой синхронизации, а интервал Т формируется блоком 19 при поступлении единичного элемента, запись которого в регистр 5 производится в момент, задержанный относительцо начала интервала перезаписи ца время ГЛ. Величина Я вычисляется и хранится в индикаторах 3 и 18. Для того чтобы операции считывания и записи не накладывались друг на друга по времени используется блок 2. При этом, если импульс считывания появляется на выходе генератора 1 в момент интервала перезаписи, то он задерживается в блоке 2 до конца интервала на время цс более пЛ. Для компенсации флуктуации момента считывания и получения равномерного сигнала данных между выходом регистра 5 и выходом всего устройства вклочен блок б. Для записи данных в регистр 5 одновременно с двух лиций при перекрытии кадров используются два канала записи с индикаторамиЗи 18.В момент прихода первого единичного эле 5 10 15 20 25 30 35 40 45 50 55 60 65 мента последующего кадра резерв памяти в индикаторе, соответствующем текущему кадру, составляет Тс и до конца кадра остастся М единичных элсмснтов. Тогда первый единичный элемент последующего кадра записывается в (Р, - "11)-ую ячейку, а 1,-ый в (Тс -- И - 1,+1) -ую ячейку.Номер ячейки, в которую должен записываться очередной единичный элсме;т текуцсго кадра, хранится в основном пцдцкаторс 3, а последующего кадра - В цндекаторе 18, Причем величина Л выбирается из условия пЛ (т.Для исключения потерь бита текущего цли последующего кадра, которому соответствует спцхроимпульс записи, прцходяпги 1 во время циклической перезаписи по послслующсму цлп текущему кадру, с выхода коммутатора 8 указанный синхроимпульс записи поступаст в блок 19 через блоки 9 и 10. Начальное число в индикатор 18 записывается в соотвстст. виц с числом, находящимся в индикаторе 3, и числом егцс не принятых бцт текущего кадра. Для этого служит ццликато 1 1 б.Переключение ацалов записи производится коммутатором 8. 1-1 счстць 1 е кадры записываются по каналу, включающему в себя коммутатор 8, блок 10, блок 19, индикатор 3 и верхнюю ячейку коммутатора 7. Четные кадры записываются по каналу, Включаю;нему в себя коммутатор 8, блок 9, блок 19, индикатор 18 ц средцюо ячейку коммутатора 7, Подключение выхода блока 19 к соответствующему индикатору осуществляется коммутатором 15, управляемым триггером 11, состояние которого зависит от пояг,- ленця сццхроцмпульса записи цд ьыхолс блока 9 цлц О. Выбор лополцпсльцого индикатора резерва памяти, соотвстствующсго последнему кадру, в который устацдвлцвдстся начальный сигнал, осущсствляется коммутатором 17, управляемым сигналом с Выхола коммутатора 8. Выход элемента 11 ЛИ 4 подключен к входу регистра 5, а выхол элемента ИЛИ 13 - к входу блока 9. Элсмсцт ИЛИ 14 поллючец Выходом 1. Вход, кох 1 ут 11 тор 7 и входу элемента И 12.Тдкос устрОЙстго Обеспс 11 пвдст сокрд 1 цсцпе времени задержки данных прц регулировании и повышает надежность путем умсцьшсцця объема накопителя. Формула изобретенияУстройство для регулирования псрслд 11 П данных, содержагцсе генератор сигналов считывания, выход которого через блок буферной задержки счцтьвацпя полк,почсц к Входу первого индикатора рсзсрвд памяти и через первый элсмсцт ИЛИ - к Вхо 1 пдзрс 111 сцц 11 сдвига регистра памяти, выход которого пол 1 слючсн к сцгцдзпэц 01 Вхо" .б,Ок; ВьрдБППВ д ю 1 цс Й 3 д л.) к 1:1 сп Ос Р с.1 сГ Всц ц О, д к с 11 Г 11 д ы 101 Вход рсгпст 1 зд па.яд ц со с.; ко. мутатор записи, причсм Вхо;1 здпцсц олокд 1;ырдвцпВд 10 псй здлс 11 жкп сослццсч с В 11 хОиктор Н. Сухано 1 о;писио Изд.299 1 ираж 820 осу;арствсииоео коми Гота Соста Министров ( С(.Р по делам изооретсний и открытий 113035, Мссква, /К, Рупска иап д. 4/5.иора,пи/, ир. (,апу/ива,дом блока. буферной задержки считывания, а вход считывания - с выходом генератора сигналов считывания, о т л и ч а ю щ е е с я тем, что, с целью сокращения времени задержки данных прп регулировании, в него введены коммутатор линий связи, блок буферной задсртски четных кадров, блок буферной задержки нечетных кадров, триггер коммутации каналов записи, элемснт И, второй и третий элементы ИЛИ, коммутатор сигнала циклической перезаписи, индикатор конца цикла, коммутатор установки, второй индикатор резерва памяти и блок циклической перезаписи, при этом выход сигналов записи нечетных кадров коммутатора линий связи подключе; 15 к первому входу блока буферной задержки нечетных кадров и через второй элемент ИЛИ - к второму входу блока буферной задержки четных кадров, а выход сигналов записи четных кадров коммутатора линий свя зп подключен к первому входу блока буферной задержки четных кадров, выход которого и вьход олока буферной задержки нечетных кадров соединены с входами блока циклической перезаписи и с входами триггера комму танин каналов записи, выход которого соединен с управляющим входом коммутатора сигнала циклической перезаписи, сигнальный вход которого соединен с первым выходом блока циклической перезаписи, а выходы под ключены к вторым входам первого и второго индикаторов резерва памяти, выход сигнала цикла коммутатора линий связи соединен с первым установочным входом индикатора конца цикла, выход которого подключен к ус та овочным входам индикаторов резерва памяти через последовательно соединенные элемспг И и котя 1.тто 1 становси, управляощпй вход которого соединен с соответствуюпшч выходом коммутатора линий связи, а выходы сигналог данных коммутатора липне связи подключены к коммутатору записи, управляющие входь которого соедшены с вьходами индикаторов резерва памяти, подключенными через третий элемент ИЛИ к третьему управляющему входу коммутатора записи и к д 1)тгом входу элеента И, выход которого подключен к входу управления фазой генератора сигналон считывания, к другому входу котороо подело сн второй выход блока циклической персаписп, первый выход которого подключен к вторым входам блока буферной задержки считывания, блока буферной задержки нечетных кадров,;ругому входу второго элемента ИЛИ, к второму входу индикатора конца цикла и к другому входу первого элемента ИЛИ, а третий выход блока циклпчсскоц перезаписи соединен с третьими входамп блоков буферной задержки четных и нечетных кадров и блока буферной задержки с нтьания, четвертый зыход блока циклической перезаписи подключен к третьему входу индикатора конца цикла, а вход второо индикатора резерва памяти соединен с соответствуошим входом первого индикатора 1 эсзспва га 5 тп.Источники информации,прппятыс во внимание прп экспертизе1, /вторское сьидстсльство СССР Хв 224556, кл. 11 041. 1//00, 1963.2. /вторссос свидетельство СССР ЛЪ 511710, кл. 1-1 041. 1//00, 1974.