Параллельный однофазный регистр

Союз СоеетскияСоциалистическихРеспрЕпик ОП И и 583480.7 6 (21) 232 14 37/1 6 11 С 19/О с присоединением заявкиГааударатаеяяай аамететСеаета Мяяаетреа СССРяа делам язебретеяяяя етярмтяя,Вяч. Б. Мараховски Бляд, Ь, Марахэвскинский, Л. Я. РозенблюС, Пирпин И, Баршавс й, В, А. Пе Стародубцев и Государственное союзное бюро по проектировани онструкторско-технологисчетных машин 71) Заявитель 4) ПАРАЛЛЕЛЪНЫЙ ОДНОФАЗНЫЙ,РЕГ ение относится к о ти выч итепьноИзвес и выходудом управ й регист 20 а чертеже влена с а регистра,стр содерНЕ 4 и т элемент И-ИЛИ 5 л й техники,тен параллельный однсфазный регистр, содержащий ячейки памяти и погические элементы И-НЕ 111. Его недостаткомявляется низкая надежность,Наиболее близким по технической сущности к изобретению явпяетс параллельныйоднофазный регистр, содержащий ячейки памяти, первые управпяюшие входы Которыхподключены к выходу элемента НЕ входкоторого соединен со вторыми управпяюшими входами ячеек памяти и управляющейшиной регистра 2).Этот регистр также недостаточно надеженБелью изобретения является повышениенадежности регистра,Поставленная пель достигается тем, чтопредложенный регистр содержит управляющий триггер, выход которого подключен квыходной шине регистра, а его входы соединены с выходами ячеек памяти и элементаНЕ, и тем, что ячейка памяти содержит апемент НЕ, элемент И-НЕ и элемент И-ИЛИНЕ с функпионапьными расширителями по И,выход которого соединен со входом апемента НЕ, а входы подкпючены к разрядной информационной шине регистра, первому управляющему входу ячейки памяти и выходу эпе мента НЕ, соединенному с первым выходомячейки памяти и первым входом алемента И-НЕ, другие входы которого подключены к разрядной информационной шине регистра и второму управпяюшему входу ячейки памя ти, второй выход, которой соединен с выходом элемента И-НЕ, а также тем, что управляюший триггер содержит элемент НЕ и элемент И-ИЛИ-НЕ с функциональными расширителями по И, выход которого подключен 5 ко входу апемента НЕ, а входы подключеныко входам управляющего триггераэпемента НЕ, соединенному с выхоляюшего триггера и выходной шино Параллепьный однофазный реги жит ячейки 1-3 памяти, элемент управляющий триггер 5. Каждая ячейка памяти содержи И-НЕ 6, элемент НЕ 7 и эпемен.3ИЕ 8 с функциональными расширителями поИ.Управляющий триггер 5 содержит элементИ-ИЛИ-НЕ 9 с функциональными расширителями по И и элемент НЕ 10. 5Вход элемента НЕ 4 соединен с управляющей шиной 11 регистра, в выход элемента НЕ 10 - с выходной шиной 12. Первыйвход элемента И-НЕ 6 ячейки памяти соедилен с выходом элемента НЕ 7, в его дру- Югие входы - с соответствующей из разрядных информационных шин 13-15, и управляющей шиной 11 регистра. Выходы элементовИ-НЕ и НЕ 7 каждой ячейки памятиявляются парафазными выходамн М 1,Х 4,Хк,ЬЩХ, Х, Х соответствующих разрядов регистра. ячейка памяти имеет первый 16 и второй 17 управляющие входы и первый 18 ивторой 19 выходы.Устройство работает следующим образом. сОПеред поступлением входных сигналовна шины 13-15 ячеек нв них подаются соответствующие уровню логической единицысигналы, т.е. в исходном состоянии М =У== 1, в сигнал на шине 11 соответствует 25уровню логического нуля.При этом сигнал нв выходах элементовНЕ 4,7 и 10 и элемента И-НЕ 6 соответствует уровню логической к единицы, в ситънал нв выходах элементов И-ИЛИ-НЕ 8 и ЗО9 - уровню логического нуля. Затем на шины 13-15 ячеек памяти поступают кодывводимого числа, а на управляющую шину11 - сигнал уровня логической единицы.Если сигнал на разрядной информационной 35шине одной иэ ячеек памяти соответствуетуровню логической. единицы, то нв выходеэлемента И-НЕ 6 этой ячейки устанавливается уровень логического нуля (Х=О). Если сигнал на разрядной информационной шине соответствует уровню логического нуля, то выходные сигналы элементов НЕ7 и И-ИЛИ-НЕ 8 этой ячейки памяти изменяется на противоположные только при появлении на выходе элемента НЕ 4 уровня логического нуля. После установки во всехячейках памяти элементов И-НЕ 6 и НЕ7 в противоположные состояния (Х 4%4)и уровня логического нуля на выходе элемента НЕ 4, на выходе элемента И-ИЛИ-НЕ 9 эОустанавливается сигнал логической единицы, а на выходе элемента НЕ 10 - сигналлогического нуля, что свидетельствует обокончании переходных процессов при записикода в регистр,Сброс регистра осуществляется следующим образом,На разрядные информационные шины13-15 ячеек памяти подаются сигналы уровней логической единицы, в нв управляющую ф шину 11 - сигнал уровня логического нуля.Если в одной из ячеек памяти бал записанкод единицы, т.е.й=1,) О, то нв выходеэлемента И-НЕ 6 этой ячейки устанамивается уровень логической единицы ф 1),что свидетельствует о сбросе данной ячейки памяти. Если в одной иэ ячеек памятибыл записан код нуля, то выходные сигналыэлементов НЕ 7 и И-ИЛИ-КЕ 8 этой ячейки изменятся на противоположные лишьпосле появления уровня логической единицына выходе элемента НЕ 4. После установкиво всех ячейках памяти элементов И-НЕ 6и НЕ 7 в противоположные состояния и1уровня логической единицы на выходе эЛвмента НЕ 4 на выходе элемента И-ИЛИ-НЕ9 устанавливается сигнал логического нуля, а на выходе элемента НЕ 10 - сигналлогической единицы, что свидетельствует обокончании переходных процессов при сбросе регистра,Таким образом,. при управлении с помощью выходного сигнала шины 12 пропессомзаписи информации в регистр и его сбросвустраняется влияние разбросов задержек ло,гических элементов, т,е. повышается надежность регистра.формула изобретения1. Параллельный однофазный регистр, содержащий ячейки памяти, первые упрамяющие входы которых подключены к выходуэлемента НЕ, вход которого соединен совторыми управляющими входами ячеек памяти и упрамяюшей шиной регистра, о т л ич а ю щ и й с я тем, что, с целью попыщения надежности регистра, он содержитупрамяющий триггер, выход которого подключен к выходной шине регистра, а еговходы соединены с выходами ячеек памятии элемента НЕ.2. Регистр по и. 1, о т л и ч а ю ш и Фс я тем, что ячейка памяти содержит элемент НЕ, элемент И-НЕ и элемент И-ИЛИНЕ с функциональными расширителями по И,выход которого соединен со входом элемента НЕ, а входы подключены к разряднойинформационной шине регистра, первому управляющему входу ячейки памяти и выходуэлемента НЕ, соединенному с первым выходом ячейки памяти и первым входом элемента И-НЕ, другие входы которого подключенык разрядной информационной шине регистраи второму управляющему входу ячейки памяти, второй выход которой соединен с выходом элемента И-НЕ.,3. Регистр по и, 1, о т л и ч в ю ш и йс я тем, что управляющий триггер содержитэлемент НЕ и элемент И-ИЛИ-НЕ с фуикаь.ональными расширителями по И, выход которого подключен ко входу элемента НЕ, а ходы подключены ко входам унравляющего тралгера и выходу элемента НЕ, соединенномуф выходом управлякюцего триггера н выкатьной шиной регистра. Источники информации, принятые во внимание при экспертизе:1. Заявка М 1.378.199 Великобритания кл, С 11 С 7/00, 1974.2, Букреев И. Н. и др. Микроэлектронные схемы цифроап устройств. М., Советское радио, 1975, с, 63.583480 4899/5 ЦНИИП Тираж 729рственного комитета Соо делам изобретений иЖ-З 5, Раушская наб аписное ета Мин ткрытий д. 4/5 тров ССС су 113035,П "Патент, г. Ужгород, уп. Проектная, 4 Фил Составитель В. евактор Л. Утехина Техред М, Цупа Корректор А Лакида