Логический накопитель импульсов

ческий элемент И, причем вход синхронизации входного 3 К-триггера соединен с первым выходом апеменга задержки, информащ онные входы которого соединены с шиной запускающих импульсов, информационный вход второго триггера подключен к шине запускаю их импульсов, а его гакгируемый вход через допопнигепьный логический эпемент И подключен к первому и второму выходу эпеменга задержки, а вход установки1 Овторого триггера соединен с, выходом догического апеменга 2 И-ЗИЛИ-НЕ, входыкоторого подключены соэтветственно к вхосду и третьему выхотг эпеменга задержки,входам инверторов и к емкостным накопитепям,На чертеже представлена функционадьнвясхима логического накопигепя импульсов,Логический накопи тедь импупьсов содержит входной 3 К-триггер 1, промежуточныйО-чриггер 2 эдемент 3 задержки, пересчетную декаду 4 и выходной Р-триггер 5, Инверсный выход триггера 1 соединен с эдементом И-НЕ 6 и инвертором 7, второй 25инвергор 8 соединен с выходом эпеменгвИ-НЕ 6. Выходы инверторов 7 и 8 соедииены с двумя емкостными накопитедями, .состоящими из резисторов 9-12 и конденса-горов 13 и 14, соединенных с апементом з 02 И-ЗИЛИ-НЕ 15, выход которого соединенс входом установки состояния "0" промежуточного 3-чриггера 2, Эдемент И 16 соединен с шиной 17 входных сигнадов черезэлемент 3 задержки с отводами 18 и 19. 35,Шина 17 через выход 20 элемента 3 задер,жки соединена с апементом 2 И ЗИЛИ-НЕ 15.Выходной сигнал снимается с выходатриттера 5 по шине 21,В исходном состоянии сигнапом с прямого выхода 1; -триггера 2 "установка в исходное состояние" триггеры 1, 5, пересчетнвя декада 4 и.схема И-НЕ 6 удерживаются в закрытом сосгоярии, хонденсаторы13 и 14 Разряженычерез резисторы 10 4512 и выходы инверторов 7 и 8,Первый импудьс последовательности поступает на вход триггера 1, информационный вход триггера 2, входы эпеменга 3 задержки и эдемента 2 И-ЗИЛИ-НЕ 15, С от 50вода 18 эдеменга 3 задержки снимаетсясигнал, задержанный на величину 11, равную максимальной ддитедьности имйупьсапомехи в данной аппаратуре, с отвода 1912 т равную минимальной ддитепьности 55нахаппиваемого импульса, с выхода 20 -равную максимальной ддитепьносгинакапдиваемого сигнала, С отвода 18элемента задержки сигнал поступает навход синхронизации триггера 1, однако ввиду гого, что промежуточный триггер 2 еще находится в состоянии 0", триггер 1 осгаегся в исходном состоянии "0" за счет надичия сигнала ". установка в исход" ное сосгоян.е" с триггера 2.Если дпигепьносгь входного импульса меньше минимальной длительности накаппиваемых импульсов, триггер 2 остается в исходном состоянии, Если входной импульс имеет дпигедьносгь, бопьшую времени задержки между отводами 18 и 19, но меньшую, чем задержка между входом и отводом 19, соответствующую минимальной длительности накаппиваемых импупьсов, го на выходе эпемента 16 появляется импульсный сигнад Однако на информационном входе триггера 2 устанавпиваегся к моменту прихода импульса сигнад 0", поэтому триггер 2 остается в состоянии "0, Еспи входной импупьс имеет длительность,. большую минимадьной дпи тедьности накапливаемых импульсов, триггер 2 переключается в состояние "1", сигнад установка в исходное состояние снимается, в реэупьгаге чего схема логического накопитедя импудь-, сов переключается в рабочее состояние.Открывается элемент И-НЕ 6,на выходе которого усганавпивается сигнал "0", Инверторы 7 и 8 выбираются с открытым копдекторным выходом дпя исключения впияния выходного сопротивления на заряд времязадающей емкости. Поэтому выходной транзис- тор инвертора 8 закрывается и начинается заряд конденсатора 14 от источника питания Е через резисторы 11 и 12, Есин временной интервал между двума импульсами больше предельно допустимого, конденсатор 14 заряжается до порога открывания эпемента 2 И-ЗИЛИ-НЕ 15, сигнал с выхода эпеменга 15 перекпючаег триггер 2 в исходное состояние "0", в резудьгаге чего схема возвращается в исходное состояние, Если временной интервал между импульсами меньше предепьно допустимого го с помощью апеменга 3 задержки и триггера 1 производится анализ второго импудьса поспедовагедьности на усдовие превышения дпитепьности импульса максимадьной ддитепьности помехи. На вход синхронизации триггера 1 поступает задержанный входной импульс с временем задержки 11 . На входы Д иК поступает входной импульс без задержки, Поэтому, если длительность входного импульса меньше времени 1на входахи К к моменту прихода импупьса синхронизации с отвода 19 эпеменга 3 задержки устанавливается сигнал 0", триггер 1 остается в исходном сосгоянии. Еспи входной импульс имеет длительность, большую времени 1 ттриггер 1 переключается впротивоположное состояние, элемент 6 закрывается, нв выходе инвергора 8 устанавливается состояние фО", в результатечего конденсатор 14 разряжается черезрезистор 12 и выход инвертора 8, С инверсного выхода триггера 1 сигнал "О"закрывает инвертор 7, конденсатор 13заряжается через резисторы 9 и 10.Таким образом, триггер 1 переключаетсяв противоположное состояние только привыполнении условия 1 О г Фгде 1 - длительность входного импуль-.са;15- время задержки на отводе18 элемента 3 задержки,Если длительность входного импульсаудовлетворяет условию20(ф 2 1) И г(2) 6 с (3)где 1 - максимальная длительность на 3капливаемых импульсов.По достижении К + 1 импульсов, следующих с периодом меньше расчетного иудовлетворяющих условию (3), на выходепересчетной декады 4 появляется сигнал,переключающий триггер 5 в состояние "1,с прямого выхода огорого снимается50сигнал в нагрузку,. где К - коэффициентпересчета декады 4 и триггера 1,По окончании последовательности заражается один иэ конденсаторов 13 и 14до порога открывания элемента 15, сиг 55налом с выхода которого триттер 2 переключается в состояние "О" и схема возвращается в исходное состояние. где Ф. - минимальная длительность нвка 2пливаемых импульсов;г, -т, - время задержки между отводами 25Ъ.18 и 19 элемента 3 задержки,то триггер 2 переключается в состояние "О" и возвращает схему висходное состояние. При превышении длительности входного импульса мвксимальной дпительности накапливаемых импульсов 15, равной времени задержки нв отводе 20 элемента 3 задержки, открывается элемент 2 И-ЗИЛИ-НЕ 15 и возвращаеттриггер 2 в состояние "Оф, в результате 35чего схема возвращается в исходное состояение,Таким образом, схема производит накопление только,имйульсов, удовлетворяющих условию 40 Выходы пересчетной декады 4 и григгера 1 одновременно могут использоваться квк делители частоты следования импульсов (на схеме не показаны).Использование в схеме логическогонакопителя импульсов дополнительных элементов и,их взаимосвязи увеличиваег помехоустойчивость накопителя импульсов по входу, гак как исключается возможность срабатывания накопителя от импульсных сигналов помех, длительность которых меньше длительности накапливаемых импульсов. Это позволяет значительно увеличить надежность работы устройства, особенно в измерительных схемах, где требуется выдать сигнал в нагрузку по определенному импульсу последовательности,Введение контроля длительности импульсов по допусковому принципу расширяет функциональные возможности накопителя, так как по одному каналу связи могут одновременно передаваться несколько последоввтельностей 1 однвко в данном устройстве накапливаются только импульсы, удовлетворяющие условию (3), В схемах контроля параметров. импульсов уход одного из импульсов эа пределы норм регистрируется снятием сигнала на выходе, причем для надежности регистрации отклонения параметров импульсов ог нормы выходной сигнал подается только после К+1 импульсов, Это позволяет регистрировать ошибки в быстродействующих устройствах с помощью средств, имеющих более низкое быстродействие.Формула изобретенияЛогический накопитель импульсов поавг, св, Мо 514445, о т л и ч а ю щ и й-,с я тем, что, с целью повышения помехоустойчивости , в него введен элемент задержки и дополнительный логический элемент И, причем вход синхронизации входного 3 К- триггерасоединен с первым выходом элемента задержки, информационные входы котооого соединены с шиной входных сигналов, информвционный вход промежуточного,д.триггераподключен к шине входных сигналов, гвктируемый вход через дополнительный логический элемент И подключен к первому и второму выходу элемента задержки, а вход установки соединен с выходом логического элемента 2 И-ЗИЛИ-НЕ, входы которого подключены соответственно к входу и третьемувыходу элемента задержки, входам инверторов и к емкостным накопителям,Подписета Миниткрытийаи наб етров СССР ектнаа,остОву и,/дгщСтенина Техред О, ЛуговаяТираи 1 О 85 сударственного комитета Со по делам изобретений и 035, Москва, Ж=-.ЗЕ, Раушс