Оперативное запоминающее устройство

ОП ИСАНИЕИ ЗОЬРЕТЕ Н ИЯК АВТОРСКОМУ СВИДИЛЛЬСТВУ Своз СоввтсннхСоцналмстмц вснкРесвтблнк(45) Дата опубликования описании 07.1077 ааударственнын намнтеСаватв Мнннстрав СССРаа дезам нэабретеннйн атнрытнй) Авторы изобретен О, М, Егоров, Г. Я. Коган, С. И. Диго и А. 7) Заявитель 54) ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТ мационнои части ассоциативного запоминающего устройства 2).Однако невысокая надежность таких запоминающих устройств обусловленз тем, что схема конт роля обнаруживает отказы малой кратности.Известно также запоминающее устройство, содержащее последовзтельно соединенные регистр адреса, дешифратор адреса, накопитель и блок разрядных целей, ассоциативный накопитель, первый О вход которого соединен с выходом регистра адреса,второй вход ассоциативного накопителя подключен к одному из выходов блока управления, адресные входы устройства подключены к входам регистра адреса, информационные входы устройства соеди.15 иены с входами блока разрядных цепей 131. ысокая и дсжиость у строиства контроля обиаружтИспользование схел отказы любий крзтн тость оперативного з о также приво;шт к обусловлена взет откаэь ы контроля ем, что с хе малои кратности.О обнаруживающей болыиую иэбыгоч го устройства, чт ттадежттости. сти, созпаст ктминзюшсуменьшсиню Целью иэо ности оисративИзобретение касается вычислительной техники.Надежность оперативного запоминающего устройства определяется количеством запоминающих элементов. Современные оперативные запоминающие устройства (ОЗУ) содержат большое количество запоминающих элементов, поэтому ири разработке таких устройств большой емкости основная задача состоит в повьииении их надежности, т,е. создание памяти, устойчивой к откаэзм и сбоям,Известны ззиомииз наине устройства, в которых используе; ся объемно- неполное резервирование Ц ) и 12) . В известном эаиолгинающем устройстве, содержащем тетттстр адреса, деиатфратор и накопитель,резервирование производится с иомотцью постоянного эаиолигнающего устройства, в случае обраи.:,енич к неисправному числу накопителя выход накопителя блокируется, а чтение информации производится с постоятщого заиомииаютцего устрой;тва 11. В известном ззиолтинаютцем устройств;, содержащем регистр адреса, деигифратор и накопитель, резервирование производится с помошью ассоциативного заиол 1 инаютиего устройства, при обращении к отка.завшему числу накопителя чтение и запись информации проиэволится в исправное число резсрянтттт накопителя, код.алрес которого записан в иифорения являет гя 1 тствьиттеттттс падеж.о эзиомииакики о уст 1 чтттстн;т, 55928240 Это достигается тем, что в устройство введень 1 сумматор, элемент ИЛИ и одноразрядные элементы свертки, первые входы которых подключены к выходам блока разрядных цепей и к однзм из входов сумматора , вторые входи одноразрядных элементов свертки соединены с другим выходом блока управления, третьи входы одноразрядных элементов свертки подключены к выходам ассопиа. тивного накопителя, третьи входы которого соеди. иены с выходами сумматора и входами элемента ИЛИ, выход которого подключен к входу блока управления, информационные входы сумматора соединены с информационными входами устройства, выходы одноразрядных элементов свертки соединены с выходами устройства.На чертеже представлена блок. схема предлагаемого устройства.Оперативное запоминающее устройство содержит регистр адреса 1, выходы которого соединены с входами дешифратора адреса 2 и с входом ассоциативного накопителя 3. Выходы дешифратора адреса 2 соединены с соответствующими входами блока накопителя 4, а выходы блока накопителя соединены с блоком разрядных цепей 5, на информационные входы 6 которого подается код числа, занисы. ваемый в ОЗУ, Кроме того, ассоциативный накопи. тель 3 соединен с блоком управления 7Оперативное запоминающее устройство содер. жит также сумматор 8, элемент ИЛИ 9 и однораз. рядные элементы свертки 10 (по одному на один разряд оперативного запоминающего устройства) Входы 11 сумматора 8 соединены с информационными входами 6 блока разрядных цепей 5, а выходы сумматора 8 с входами элемента ИЛИ 9 и с входами 12 ассоциативного накопителя 3. Кроме того, выходы 13 ассоциативного накопителя 3 соединены с третьими входами 14 соответствующих одноразрядных элементов свертки 10, вторые входы 15 которых соединены с блоком управления 7, который соединен с выходом элемента ИЛИ 9.Выходы 16 блока разрядных цепей 5 соединены с первыми входами 17 соответствующих одноразрядных элементов свертки 10 и с входами 18 сумматора 8.Устройство работает следующим образом. Врежиме "запись" или "считывание" код адреса запрашиваемого числа накопителя 4 подается в регистр адреса 1. Код адреса с выхода регистра адреса 1 подается на дешифратор адреса 2 и на ассоциативный накопитель 3. Дешифратор адреса 2 выбирает требуемое число в накопителе 4.В режиме. "запись" на информационный вход 6блока разрядных цепей.5 подается код числа, который записывается в соответствующее число накопи.теля 4 и через входы 11 записывается в сумматор 8. Затем блок управления 7 выдает сигнал на считывание информации из числа накопителя 4, в которое в предыдущий момент была записана информация (на регистре адреса 1 продолжает оставаться код адреса, к которому производилось обра. 10 15 20 25 30 35 45 50 55 6 О щенке по записи к ОЗУ). Блок управления 7 выдает сигнал на вторые входы 15 одноразрядных алеман тов свертки 10, блокируя их, и считанная из накопи. теля Ф информация не проходит на выходы 19 ОЗУ, а подается на входы 18 сумматора 8,В сумматоре производится сложение по модулю "два" записанного н считанного кода числа н в тех разрядах сумматора 8, в которых не произошло совпадение записанного и считанного кодов, появляется "единица , Таким образом, наличие единицы" на выходе сумматора 8 в каких;либо разрядах свидетельствует о неисправности в этих разрядах числа накопителя 4, к которому произошло обращение по записи, При появлении хотя бы одной "единицы" на выходе сумматора Я на выходе эле мента ИЛИ 9 появляется "единица". Тогда блок управления 7 выдает сигнал на запись в число ассоциативного накопителя 3 кода адреса неисправного числа ОЗУ из регистра адреса 1 (ассоциативный накопитель 3 заполняется последовательно), а в число ассоциативного накопителя 3, соответству. ющего числу, в которое записан код адреса неисправного числа накопителя 4, записывается из сумматора Я код, который получился в результате сложения записанного н считанного кодов чисел, Таким образом, ассоциативный накопитель запоминает адреса неисправных чисел накопителя 4, а также запоминает, какие неисправные разряды имеются в этом числе.В случае равенства записанного и считанного кодов на выходе сумматора 8 будут присутствовать одни "нули" во всех разрядах и блок управления 7 не выдаст сигнала на запись кода числа накопителя 4 в ассоииативный накопитель 3,В режиме "считывание" код адреса числа, к которому производится обращение по считыванию, подается с выхода регистра 1 во все числа ассоциа. тнвного накопителя 3, .Если ни один из кодов адресов, хранящихся в ассоциативном накопителе 3 не совпал с пришедшим кодом адреса, что означает, что обращение произошло к исправному числу накопителя 4, то дешифратор адреса 2 выбирает соответствующее число из накопителя 4, и произво. днтся считывание информации из этого числа. Так как блок управления 7 выдает соответствующий сигнал на вторые входы 15 одноразрядных элемен.тов свертки 10, а с выходов 13 ассоциативного накопителя 3 на третьих входах 14 одноразрядных элементов свертки 1 О присутствуют "нули", кото.рые не могут изменить считанный кд числа, то с выходов 16 считанный код числа попадает на первые входы 17 одноразрядных элементов свертки 10 (каждый разряд считанного кода - на соответствующую схему свертки 10) и проходит без изменений через них на выходы 19 ОЗУ.Если же в одном из чисел ассоциативногонакопителя 3 хранящийся код адреса и пришедший код адреса и пришедший код адреса совпали, что означает, что обращение произошло к неисправному числу накопителя 4, то из числа ассоциативногонакопителя 3, соответствующег о числу асооциативного накопителя 3, в котором произошло совпадение кодов, производится считывание кода. У этого кода "единицы" присутствуют в тех разрядах, которые соответствуют неисправным разрядам числа накопителя 4, к которому производится обращение по считыванию. Этот код подается на третьи входы 14 соответствующих одноразрядных элементов сверт. ки 10, и когда на первых входах 17 соответствующих одноразрядных элементов свертки 10 появляется считанный код числа, происходит исправление тех разрядов считанного кода числа, которые попадают на те одноразрядные элементы свертки 10, на третьих входах 14 которых присутствуют "единицы", и тогда на выходах 19 ОЗУ будет появляться только правильная информация. Таким образом, при обращении по считыванию к какому-либо числу накопителя 4, в котором имеются неисправные разрядьг, отказы любой кратности, на выходах 19 ОЗУ будет появляться только правильно считанная информация.Предлагаемое оперативное запоминающее устройство имеет более высокую надежность, так как позволяет обнаруживать и исправлять отказы чисел накопителя любой кратности. Кроме того, за счет того, что избыточность предлагаемого ОЗУ практически не зависит от кратности отказов уменьшается объем используемой аппаратуры, что приводит к уменьшению его стоимости и габаритов, а также улучшению его ремонтопригодности.Формула изобретенияОперативное запоминающее устройство, содержащее последовательно соединенные регистр адреса, дешифратор адреса, накопитель и блок разрядных цепей, ассоциативный накопитель, первый вход которого соединен с выходом регистра адреса, второй вход ассоциативного накопителя подключен к одному из выходов блока управления, адресные входы устройства подключены к входам регистра ал.реса, информационные входы устройства соединены с входами блока разрядных цепей, о т л и ч а ю щ е е". я тем,что, с целью повышения надежности устройства, в него введены сумматор, элемент ИЛИ и одноразрядные элементы свертки, первые входы которых подключены к выходам блокаразрядных цепей и к одним из входов сумматора, вторые входы одноразрядных элементов свертки соединены с другим выходом блока управления, третьи входы одноразрядных элементов свертки подклю.чены к выходам ассоциативного накопителя, третьи входы которого соединены с выходами сумматора и входами элемента ИЛИ, выход которого подклю.чен к входу блока управления, информационные входы сумматора соединены с информационными входами устройства, выходы одноразрядных элементов свертки соединены с выходами устройства.Источники информации, принятые во вниманиепри экспертизе:1, Патент США У 3422402, кл. 340-172,5,опубл. 1968.302. Патент США И 4 3501748, кл. 340 - 172,5,опубл. 1969. 3. Патент ФРГ Иф 1290973, кл. 21 а 37/66,опубл. 1970."одписносСовеа Жя астров ПТ омин рстсни и 35, Рау 035, Москв к гноя 011 од. Уп ктор Т. Фадеев Заказ 14 10 О Тираж 7-9И Государственного по дела м и зоб пиал ПП 1 Па снн откр 1 искан наб . и 4 тор А.Жоптани