Асинхронное устройство для определения четности информации

(22) Заявлен ки соединением 23) Приоритет Государственный комите Совета Министров ССС по делам изобретенийи открытий 53) УДК 681.32бликовано 30.03,77 оллетень1 та опубликования сания 11.04.7 2) Автор изобретен и(54) АСИНХРОННОЕ УСТРОЙСТВООПРЕДЕЛЕНИЯ ЧЕТНОСТИ ИНФОРМАЦИИ ииз Изобретение относится к области вычислительной техники и может быть использованодля проверки на четность информации, принимаемой в параллельном виде,Известны асинхронные устройства для определения четности информации, принимаемой в параллельном виде, позволяющие обнаружить наличие любого нечетного числа ошибок в этой информации,Одно из известных устройств содержитзадержанных мультивибраторов, каждыйкоторых имеет свою, отличную от другихмультивибраторов, длительность нахожденияв возбужденном состоянии. Запускаются только те мультивибраторы, на вход которых приходит символ 1. Далее выходы мультивибраторов через дифференцирующие цепи соединены с элементом ИЛИ. С элемента ИЛИпоследовательность импульсов поступает навход триггера, выходы которого соединены сэлементами И. Для опроса элементов И и определения четности используется специальный генератор 11.Наиболее бнию к изобрдля определкит регистркат входамходом соедигера, выходь входам двух элементов И, выходы элементовИ являются выходами устройства 2.Однако известные устройства сложны, необеспечивают возможности построния из ин 5 тегральных микросхем и имеют большое время декодирования, которое равно и т, где т -минимальное допустимый временной интервалмежду импульсами генератора, и - разрядность числа.10 Цель изобретения - упрощение устройстваи повышение его быстродействия,Это достигается тем, что устройство содержит второй и третий элементы ИЛИ, элементы И, второй триггер и элемент задержки,15 Входы устройства соединены с входами второог элемента ИЛИ, выходом связанного свходом элемента задержки и с входом установки в единицу второго триггера, выходывторого триггера и элемента задержки - с20 входами третьего элемента И, выход которого подключен к одному из входов второго элемента ИЛИ и к первым входам четвертого ипятого элементов И, вторые входы которыхсоединены с выходами первого разряда ре 25 гистра. Выход пятого и последующих нечетных элементов И соединены с первыми входами двух следующих элементов И, вторыевходы которых соединены с выходами следующего разряда регистра, выходы четвертого иЗО последующих четных элементов И - с вхо45 50 55 60 65 дами первого элемента ИЛИ и с входами установки в нуль соответствующего разряда регистра, выход последнего элемента И - с вторыми входами первых двух элементов И, выходы которых подключены к входам третьего элемента ИЛИ, а выход третьего элемента ИЛИ связан с входами установки в нуль первого и второго триггеров.На чертеже представлена блок-схема предлагаемого устройства.Входы 1 устройства соединены с входами регистра 2 и с входами элемента ИЛИ 3, выход элемента ИЛИ - с входом элемента 4 задержки и входом записи единицы триггера 5. Выход элемента 4 задержки подключен к одному входу элемента И 6, другой вход которого соединен с выходом триггера 5, выход элемента И 6 - к входу элемента ИЛИ 3 и к входам элементов И 7 и 8, вторые входы которых соединены соответственно с единичным и нулевым выходами первого разряда регистра 2. Выход элемента И 8 подключен к входам элементов И 9 и 10, вторые входы которых связаны соответственно с единичным и нулевым выходами второго разряда регистра 2. Входы элементов И 11 и 12 соединены аналогично входам элементов И 9 и 10. Выходы элементов И 7, 9, 11 подсоединены к входам элементам ИЛИ 13 и к входу установки в нуль своего разряда регистра 2, выход элемента ИЛИ 13 - к счетному входу триггера 14, выходы которого соединены с элементами И 15 и 16, вторыми входами связанными с выходом последнего элемента И 12. Выходы элементов И 15 и 16 соединены с входами элемента ИЛИ 17 и с выходами 18 (четность) и 19 (нечетность) устройства, Выход элемента ИЛИ 17 подключен к установке в нуль триггеров 5 и 14.Входная информация, записанная в виде и-разрядного кода, поступает в параллельном виде на входы 1 устройства и записывается в регистр 2. Одновременно все входные импульсы подаются на элемент ИЛИ 3, с выхода которого импульс, соответствующий моменту записи, поступает на вход элемента 4 задержки и на единичный вход триггера 5,Триггер 5 устанавливается в единичное состояние и открывает элемент И 6. Через время т, соответствующее времени задержки элемента 4, импульс через открытый элемент И 6 поступает на вход элемента ИЛИ 3 и входы элементов И 7 и 8. Элементы И 7, 9, 11 подсоединены к таким выходам соответствующего разряда регистра 2, что импульс через них проходит лишь в том случае, когда в разряде записана 1. Наоборот, через элементы И 8, 10, 12 импульс проходит лишь тогда, когда в соответствующем разряде регистра 2 записан О. Таким образом, если в первом разряде регистра 2 записана 1, то импульс с выхода элемента И 6 попадает через элемент И 7 на вход элемента ИЛИ 13. Одновременно с выхода элемента И 7 импульс поступает на вход установки в нуль первого разряда регистра 2. Следующий импульс с выхода эЛемента 4 задержки вновь подается через элемент И 6 на входы элементов И 7 и 8, однако, теперь уже первый разряд регистра 2 находится в нулевом положении и этот импульс проходит через элемент И 8 на вход элементов И 9 и 10. Эти два элемента И работают совершенно аналогично предыдущим двум элементам И, а определяется их работа положением второго разряда регистра 2, Если во втором разряде регистра 2 записана 1, то импульс проходит через элемент И 9 на элемент ИЛИ 13 и на установку в нуль второго разряда регистра 2, а следующий импульс - через элемент И 10. Если же во втором разряде регистра 2 записан О, то импульс сразу проходит на элемент И 10, на следующие элементы И и т. д.С выхода элемента ИЛИ 13 импульсы, соответствующие символам 1 во входной информации, поступают на счетный вход триггера 14. С выхода последнего элемента И 12 импульс попадает на входы элементов И 15 и 16. Если число единиц в информации четное, то импульс проходит через элемент И 15 на выход 18, что свидетельствует об отсутствии ошибок, если нечетное, то импульс проходит через элемент И 16 на выход 19, что свидетельствует о наличии ошибки. Через элемент ИЛИ 17 любой из этих импульсов поступает на входы установки в нуль триггеров 5 и 14, это приводит схему в исходное состояние.Легко показать, что среднее время декодирования здесь меньше; чем в прототипе. Действительно, время декодирования здесь определяется числом единиц в кодовом слове. Поскольку все слова равновероятны, тоТор = - (Сл+ Сл 2+.+ Сд(+ 1) ++ + С,"+ (и+ 1) ) =(Е+ 1) С =с:о Предлагаемое устройство проще прототипа, поскольку здесь отсутствуют генераторы, не требуется синхронизация генераторов с приходящим кодовым словом; схема обладает в среднем в два раза большим быстродействием. Кроме того, схема более технологична, поскольку все ее элементы могут быть выполнены на интегральных микросхемах. Заметим, что величина т может быть выбрана достаточно малой (единицы или доли микросекунды) и определяется лишь быстродействием триггера 14.Кроме того, предлагаемое устройство при сохранении практически всех его связей может быть использовано для обнаружения ошибок в параллельно принимаемой информации, если последняя закодирована кодом постоянного веса У. Для этого достаточно вместо триггера 14 применить обычный двоичный5счетчик, фиксирующий наличие точно Т единиц в принятой информации.Формула изобретенияАсинхронное устройство для определения четности информации, содержащее регистр, разрядные входы которого являются входами устройства, элемент ИЛИ, выходом соединенный со счетным входом триггера, выходы которого соединены с первыми входами двух элементов И, выходы элементов И являются выходами устройства, о т л и ч а ю щ е е с я тем, что, с целью упрощения и повышения быстродействия, устройство содержит второй и третий элементы ИЛИ, элементы И, второй триггер и элемент задержки, причем входы устройства соединены с входами второго элемента ИЛИ, выход которого соединен с входом элемента задержки и с входом установки в единицу второго триггера, выходы второго триггера и элемента задержки соединены с входами третьего элемента И, выход которого соединен с одним из входов второго элемента 552609 ИЛИ и с первыми входами четвертого и пятого элементов И, вторые входы которых соединены с выходами первого разряда регистра, выход пятого и последующих нечетных 5 элементов И соединены с первыми входамидвух следующих элементов И, вторые входы которых соединены с выходами следующего разряда регистра, выходы четвертого и последующих четных элементов И соединены с 10 входами первого элемента ИЛИ и с входамиустановки в нуль соответствующего разряда регистра, выход последнего элемента И соединен с вторыми входами первых двух элементов И, выходы которых соединены с вхо дами третьего элемента ИЛИ, выход третьегоэлемента ИЛИ соединен с входами установки в нуль первого и второго триггеров.Источники информации, принятые во внимание при экспертизе изобретения20 1. Патент США3487363 кл. 340 в 1.1,1967.2. Патент США2719959, кл. 340 - 146.1,1955 (прототип).552609 Составитель В. Крылова Техред А, Камышникова Корректор Н. Аук Редактор И. Грузова Типография, пр. Сапунова, 2 Заказ 676/13 Изд.318 Тираж 899 Подписное ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий 113035, Москва, К, Раушская наб., д. 4/5