Устройство для контроля неисправностей интегральных схем

ОПИСАНИЕ ИЗОБРЕТЕНИЯ п 1) 52857 Союз Советских Социалистических РесоубликВИДЕТЕЛЬСТВУ АВТОР СКО полнительцое к т. свцд-вх(22) Заявлено 11,02.7 1995226 вкц о зпсоедццеццем з Государственный комите 1 Совета Министров СССР 3) Приоритетпублцковацо 15.09(088.8) Ъ 34 оллетець оо делам изобретении и открытий(72) Автор цзооретсц ц 5 Б. Г, Сергеев Институт электронных управляющих машин) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ НЕИСПРАВНОСТЕЙ ИНТЕГРАЛЪНЫХ СХЕМ2 Изобретение относится к средствам контроля цифровы объектов и может быть использовано для проверки правильности работы интегральных схем при контроле объектов, содержащих такие схемы, а также для моделирования (имитации) их чеисправцостей прц подборе и проверке эффективности тестов цифровых объектов,Известны устройства для контроля неисправностей интегральных схем, установленных в различных цифровых объектах 1, 2, 3 и 4.Эти устройства обеспечивают контроль цифрового объекта поочередной проверкой входящих в его состав интегральных схем путем сравнения выходных сигналов контролируемой схемы и однотипной эталонной схемы, на входы которой прикладываются сигналы, снимаемые с входов контролируемой интегральной схемы объекта, при этом объект либо находится в режиме нормального функционирования, либо на его входы прикладываются контрольные сигналы от отдельного генератора тестов.Недостатком известных устройств является ограниченность функций.Наиболее близким по технической сущности является устройство для контроля неисправностей интегральных схем, содержащее эталонную схему, блок контактировация ц связанные с ццм развязывающце усилители и дискриминаторы потенциалов, блок сравнения, входы которого связаны с дискриминаторами потенциалов, ц соединенный с блоком 5 сравнения блок регцстраццц 5.Недостатком этого устройства является невозможность его прцмецсцця црц рсшсццц других задач, связанных с контролем цифровых объектов, в частности прц подборе ц цро верке качества тестов функционального контроля объектов.С целью моделирования неисправностейинтегральных схем в него введены входные ц выходные вентили, последовательно соедц нсццыс счетчик ц дешифратор, причем входные вентили включены между выходамц развязывающих усилителей ц входом эталонной схемы, выходные вентили - между выходом эталонной схемы ц входом блока сравнения, 20 выходы выходных вентилей связаны с блокомкоцтактцрованця, а вторые входы входных ц выходных вентилей подключены к выходу дсшифратора, выход счетчика соединен с блоком регистрацци, который связан также свы ходамц дискриминаторов потенциалов.На чертеже представлена структурная электрическая схема предлагаемого устройства,Х строцство содержит блок 1 контактцровацця, развязывающце усилители 2, дцскримц наторы 3 потенциалов, входные вентили 4,528517 3 2)0 55 5 О 55 65 эталош)ую схему 5, выходные всцтцлц 6, блок7 сравнения, счетчик 8, дешисрратор 9 и олок10 регистрации.Прц цох 10 щц Олока 1 1,0 цаетирОВВПРя устройство подключается к Внешним выводами 11 тсГр 2 льнь 1 Х схех Обзета ЕОцтрОл 51 и;1 п соСДИН 5 СТСЯ) МОЦ 12 ЖОМ ООЪСТ 2 В ТЕ; СЛУ 12 ЯХ,еогдя Опо 131 л 10 частс 51 ВмссО К 2101-либо интегральной схемы. Блок 1 связан с входамцразвязываюц;их усцлцтелсй 2 и дискримп )яторов 3 потенциалов. Ге ц другие элсмсГГыС.1 УЖ 2 Т Д;1 51 СЦПЖСЦ Ц 51 Ц 2 Г)УЗ 1;П Ц 2 ЦСЦ И 0 О 1 екта, к которым цодклюцаегся устройство. 2дискрцмццаторы 3 погсцциалов, кроме того,ОоесцечиВ 210 т )аспозцаВяцис .О ц 1 сск 1 х .12чений 1 и О сигца, ов ца ш)ходах контролируемой ип Гсгральцой схемы. Выходыразвязывающих усилителей 2 сосд)цсцы спервыми входямц входных Вс)Ги)с 4, предназначенных для имитации обрывов входови других неисправностей интегральных схсх.Вентили 4 связаны с входами эталонной схемы 5, выходы которой подключены к первымвходам выходных вентилей 6. Эти вентилислужат для имитации неисправностей выходов интегральных схем (фиксированное значение 1 или О на выходе), Выходы вентилей 6 соединены с блоком 1 контаетировацияи с входами блока 7 сравнения, другие входыкоторого связаны с дискриминаторами 3 потенциалов.СчетчР 11: 8 служРт дл 51 Ооразовяпия ц запоминания кода (номера) имитируемой цсцсправпости. Изменение состояния этого счсгчика обеспецивается либо с помощью оргяцоручного управления, либо по сигналам отвнешней аппаратуры, совмесп)о с котороЙ используется устройство, Выходы счетчика 8 через дешифратор 9 соединены с вторыми )х)дами вентилей 4, 6,Блок 10 регистрации црсдназцячсц для индикации результатов сравнения выходныхсиГналов 101 ГГролирусмОЙ цнтсГрР 1;1 ьной с:смы и эталонной схемы 5, результатов доцускового контроля выходных сигналов цГгсгральной схемы, номера имитируемой цецсправпости, а также для формирогация сигналов управления внешней аппаратурой. Входыблока 10 регистрации связаны с выходамцдискриминаторов 3 потенциалов, блока 7сравнения и счетчика 8,Для обеспечения контроля и модслцровяния неисправностей различных интегральныхсхем объи:.тов эталонн 251 схема должна бып,сми)нОЙ. В простеЙшем случае В еачесВе эталонной схемы может использоваться интегральная схема того )ке типа, что и контролируемая схема объекта. )талоРНые интегральные схемы устанавливаются на платах.Устройство работает следующим образом.П)и контроле интеГряльных схсм еаеОГОлибо объекта блок 1 коцтяктцровяпця цодкл 1 очается к внешним выводам выбранной ш)тегральцой схем.1, при этом в устройсГвс у -танавливастся соответствующая эталонная 4гсхема О, 3 атем с помощью органов ручного уцрявлсцця счетчик 8 и блок 10 регистрации сбрасывается в исходное состояние (нули во всех разрядах). После этого к контролируе )О: у устройству прикладывается тест. Припулевом состоянии счетчика 8 неисправности цс цхИтцруются, поэтому сигналы, действующие в процессе выполнения теста на входах 1 ровсряемой интегральной схемы, через блок 1 Ч)п Г 21 Ировапи 51, ) 23 В 513 ывающис усилители ц входные всцтцлц 4 без каких-;ибо ц:)мецсций прц 112 дываются е Входам этал 031- цой схемы 5..5101 СР 23 ЦИ 1 Ц 5 В 2 ЖДОМ Та Е 1 С ТССТ 2срявццвяс: пып)дцые сигналы этой схемы, Ц)СУпаюп 3 И 121)К С ОСЗ 113 ЕЦХ-Л ИОО ИЗМИЗЕ- ц)ц через 3 ьходць)е вентили 6, с выходными сигцяламц дискриминаторов 3 цотсцциало, логические значения которы,; совпадают с значениями выходных сигналов контролируемой интегральной схемы. Если в некотором таес теста Олок 7 00 нару:кивает неравенство п)ачеции .отя бы на одной паре одцоимеццьх выходов обеих схем, то этот факт фиксируется блоком 10 регистрации и индицируетс 51 соответствующей лампОЙ этОГО блок 2 е 21, неправильное функционирование контролируемой схемы (логическая неисправность).Если в каком-либотакте дискриминаторы 3оопаруживают отклонение потечциала ца каком-нибудь Выходе контролируемой интегральной схемы, то блок 10 фиксирует и индццирует параметрическую неисправность схемы.Проверка качества тестов для цифровыхобъектов с ис 1 ользованием устройства для КГштроля неисправноеСй штсграл,ных схем может выполняться двумя способами.1 СРВЫЙ ПЗ ЦЦ:; ПРСДЦЯЗЦЯ 3 ЕН ДЛ 51 1 ОГО СГ -135 КОГдя црц 1:,ОНГр;) 1 е Обьекта с цо:101 цьк) 1312 ОГ);)ЦЦЫХ ТССТ 013 ДОСТГЦЦЫХ 111 ДЛЯ Ц 110 Л 10 ДС 1 ЦЯ 5113 Л 5110 ТС 51 13 СС В 1 ЯХОДЬ 1 СГО ИНТСГР 2;ЦЦЫХ С:;С )1 ( Ц 1 П 1) П.10 ), 13 СГЧ Я С ЕОЦРОГ 51 001 СК 151 с помоньо;РццОГ) 3 ст 1) ойс Гвя). Проверка ТСС Ч) ОСУЦСОТ 3 15 СТС 51 Цс Л 10001 321 СТО)10 ЦС прявцом Об)р;33)с объекта, я дяццос мстро 1 стВО )ОССГ 1 С 1.:32.1 МО;РСГЦ 1 Р;):32 ЦИС 11;)ВЕДСЦИЯ СГО ц 11 тс) 1)1),11 ц ых схс)1 ПРИ пали 1 пц цсР 1 СПР 11 ВНО стсй и срашсцис вы;однц: сцпялов выбранП 011 Ц ПТС)Р 2;1 Ьцоц СХС:1 Ь 1 ООЬСЕГя Ц СХЕМЫ- модели.с 1)уп 1 РИИ схемы-модели для выбранной интегральной с:емы объекта, неисправности которой им;тируюта 1 с помо)цыо данного устройства, выполняет однотипная ей эталонная с:ема 5 вместе с входными и выходными вентилями 4, 6. Например, для имитации цсСпр 1 Вноси пша обрыв входа;:, с помощью ссютвс Гствуощсго входного вецтпля этот вход схем.1 5 отел)очаетсй от уГравсиОПРСГО им рязвязывя)ощего усилителя. Если имитируется неисправность пша неизменное значение 1 или О Вы:Ода, то соотВсгству 10 цИЙ В 11 Х)ДЦ)й 13 С)11 ЦЛ 1 01 ЕЛ 012 ЕТ ЭТОТ ВЫ.ОД СХСМЫ 5 ог входа блока 7 сравнения 0 ц задаст ца5 1 О 15 2 О 3) 35 4 О 45 5 о 55 60 этом входе фиксированное значение 1 и О.Использование устройства для контроля неисправностей интегральных схем при проверке качества тестов рассматриваемым способом отличается от его использования при контроле объектов только тем, что перед запуском генератора тестов производится имитация неисправности. Для этого счетч 1 гк 8 приводится с помощью органов ручного управления в определенное (ненулевое) состояние, соответствующее заданной неисправности. Это состояние индицируется блоком 10 регистрации как номер нецсправносп 1. Затем после запуска теста устройство работает также, как и при контроле интегральных схем. Факт обнаружсция блоком 7 неравенства сравниваемых цм сигналов и соответствующая ему индикация интерпретируется в этом случае как положительный результат проверки теста на заданной неисправности, свидетельствующей о способности теста обнаруживать эту неисправность.Второй способ проверки качества тестов предполагает, что при контроле объекта с помощью выбранных тестов доступными для наблюдения являются только выходы самого объекта. В этом случае при проверке тестов используется специальный образец объекта, в котором каждая интегральная схема имеет разъемное соединение с монтажом.Для моделирования неисправностей какой- либо интегральной схемы объекта эта схема вынимается из разъема и вместо нее к этому разъему подключается блок контактированця. В устройстве устанавливается эталонная интегральная схема 5, однотипная той схеме объекта, которую заменяет данное устройство. Плата, ца которой размещается эталонная схема, в данном случае содержит также перемычки, обеспечивающие соединение выходов вентилей 6 через блок 1 контактирования с теми контактами разъема интегральной схемы объекта, которые соответствуют выходам этой схемы, В результате входы и выходы эталонной схемы 5 оказываются подключенными к разъему точно таким же образом, к 11 к э 1 О имело место у замененн 051 уст 11 ойством интегральной схемы. Отличие заключается лишь в том, что входы схемы 5 соединяются с разъемом через вентили 4, а выходы - через вентили 6. Такое включение с:(емы 5 позволяет обеспечить имитацию ее неисправностей непосредственно в объекте.Само устройство работает точно также, как и при предыдущем способе проверки качества тестов. Однако поскольку в данном способе факт обнаружения (или необнаружения) исследуемым тестом имитируемой неисправности устанавливается путем сравнения с эталоном выходных сигналов всего объекта, а це моделируемой интегральной схемы, действие блоков 7 сравнения блокируется с помощью соответствующих перемычек сменной платы с эталонной схемой (например соединением входов дискриминаторов 3 и выходов вентилей 6 таким образом, чтобы получить результат равно при любых наборах сигналов на выходах эп 1 х вентилей).Преимуществом данного устройства по сравненшо с другими аналогичными устройствами 51 вляетс 51 Возм 05 кность не только контроля интегральных схем, установленных в различных цифровых объектах, но ц моделирования неисправностей этих схем.Придание данному устройству функции моделирования неисправностей интегральных схем позволяет использовать для проверки качества тестов л 1 обу 1 О известную аппаратуру тестового контроля цифровых Объектов, способную задавать тесты на входы объекта (например, программноуправляемые системы контроля), хотя эта аппаратура не предназначена для этик целей. В результате устройство создает новую область применения данной аппаратуры. Формул а изобретения Устройство для контроля неисправностей интегральных схем, содержащее эталонную схему, блок контактированця ц связанные с цим развязывающце усилители ц дискриминаторы потенциалов, блок сравнения, входы которого связаны с дискриминаторами потенциалов, н соединенный с блоком сравнения блок регистрации, о т л ц ч а ю щ е е с я тем, что, с целью моделирования неисправностей интегральных схем, в него введены входные и выходные вентили, последовательно соединенные счетчик и де 5 ццфратор, причем входные вентили включены между выходамц развязываюгццх усилителей ц входом эталонной схемы, выходные вентили - между выходом эталонной схемы ц входом блока сравнения, выходы вы.(одных вентилей связаны с блоком коцтактцрованця, а вторые входы входных и выходных вентилей подключены к выходу дешифратора, выход счетчика соединен с блоком рсп 1 страццц, который связан также с вы. ходамц дискриминаторов потенциалов. Источники информации, принятые во внимание прц экспертизе:1. Патент США М 3821645, кл. 324 - 73, 1973 г.2. Патент США3833853, кл, 324 - 73, 1973 г,3. Заявка Франции2165733, кл. С 5 01 Е 31/00, 1973 г,4. Электроника пер. с англ.23, 1973, стр. 29 - 36.5. Заявка ФРГ М 2228852, кл. 21 е 31/28 (прототип), 1973 г,1 ехред М. Семенов Редактор Т. Янова Типография, пр. Сапунова, 2 Заказ 2020/15 Изд. ЛЪ 1581 Тирак 1029 Подписное Ц 1 ИИПИосударственного комитета Совета Министров СССР по делам изобретений и открытий 113035, й 1 осква, )К, Ра 1 шская наб., д. 4/5