Временной выравниватель каналов для передачи дискретных сигналов

м "-тв,. биае: м.;м, 1;с,"т О П И С А Н И Е ю 794 еИЗОБРЕТЕН ИЯ Союз Советскин Социалистических Республик(45) Дата опубликования описания 20,04.76 53) М. Кл. Н О 4 В 3 0 д ааударатаеннын комитетСовета Мкнкатроа СССРаа делам нзоаретеннйн аткрытнй) Заявнтел 54) ВРЕМЕННОЙ ВЫРАВНИВАТЕЛЬ КАНАЛОВ ДЛ ПЕРЕДАЧИ ДИСКРЕТНЫХ СИГНАЛОВ 5ениерой Изобретение относится к технике связии может использоваться в аппаратуре дпяпередачи денных,Известен временной выревниватепь канапов передачи дискретных сигналов, содержащий уп 1 Жвпяемую линию задержки, информационный выход которой подключен к анализетору отсутствия выравнивания, узел дпяфаозировения каналов и индикатор.Однако известный временнрй выравниватель каналов для передачи дискретных сиг.непов имеет входной регистр, накопитель идатчик,уикповых импульсов, объем которыхзначительно возрастает с увеличением допустимого временного сдвига,Целью изобретения является упрошсопряжения выревниватепя с аппаратудля передачи дискретных сигналов.Для этого во временном выравниватепеканачов передачи дискретных сигналоввведены допопнитепьный анализатор и дваперекпючатепя, выходы узла дпя фазирования,каналов, например двух, подключены к вхо.дам первого введенного,перекпючатепяканапов, первый выход которого подключен к входу анализаторе отсутствия к .и,м,иив- ния, е второй выход - к информационному вХоду управляемой линии задержки, к уиревляюшему входу которой подключен элемент запрете, входы которого соединены с выхо,дами анализатора отсутствия выравнивания и дополнительного анализаторе наличия выравнивания, соединенного с индикатором, причем один иэ входов анализатора наличия выравнивания подключен к управлявшему выходу управляемой линии задержки, а другой - к в ходу енапизатора отсутствия выревнивания, при этом первый выход первого переключателя каналов дополнитепьно подключен к первому входу второго введенного переключателя каналов, к второму входу которого подключен информационный выход управляемой пинии задержки, упревпяюший выход которой подключен к третьимвходам обоих перекпючетепей каналов, при этом управляемая линия задержки содержит управляющие блоки, коммутаторы, т -разрядный регистр сдвига с отводами от каждого (П+ 1) -го аэряде, подкпн чениыми к первому коммутатбру, соединенному с;:,- т- ;ГО г ОДК гЕт К ВХОДУ Вгя ЯП ИЗЯ".:"ОРМа 1 О 11 НОМУ ВХОДУ УПРЯВЛЯЕ: ДЦГОЖ К 7 ТРЯВ 11 ЯОЬЦРМУ ВХОкото;ой пгцкиючен звпрещвющий блок 6, - , 1 гртогОГО СОРГ 1 НЕИЬ 1 С ВЫХОДВМИ ЯНЯ- "зятср-.; отсутствия В. 1 рввнивяния и Ввег,с.1.сто в 11 дгзятора 7 няпичия Вырявнивясоедипе,";НОГО с индикатором 4, причем -:, из ВходОВ анализатора 7 наличия вы; 1 пВВИЦИ ПОДКЦОЧЕН К УПРВВЛЯКЩЕМУ ВЫуправляемой личии 1 звцержки, Я друВь 1 хоцу анализатора 2 Отсутствияаз 11 ВЯ 1 ия, при этом первый выходпер-О ЦСРЕКЦ:ОЧЯтЕПЯ 5 КЯНЯПОВ ДОПОПНИТЕЛЬЦС КО"1 Е 1 К гЦЕОВОМУ ВХОДУ ВТОРОГО ВВЕ ;.;. кого персключятеця 8 квлвОВ к Второ.-г ВХОДУ КОТОРОГО ПОДКПЮЧЕН ЦНфОРМЯЦИОНВь.хоц у 1 равляемОЙ ЙК 111 и . зядержки "РэгвЯОЩИ ВЫХОД КОТОРОЙ ПОДКГпОЧЕН К -.,эт 1 цм Входам Обоих перекцючвтепей 5 и гкв:.вОВупрввдяемяя пини 5 1 задержки ;держт уравцяющцй бпок, коммутаторы, " ЯзрядньЙ регистр 1-1 сцвигв с Отво, .",1 м.1 От квжцого г.+,.,-ГО разряда, под1 оче 11 ым 11 к первому коммутатоРу 1-2, о :".:"ацицэ 1 цО;." с первьм 1-3 упрявгяюиим ,;.-" .О;,;. И Л.-РЯЭЭЯДИЬ". ОЕГСТР .,- СДВИГЯтВОЦЯМИ ОТ КажДОГО РЯЗРЯЦВПОДК 1 ЮЧЕНными к второму комму Гатору 1-5, соединенному с вторым управляющим блоком 1-6Рпри этом информационные входы гп-разрядного регистра 1-1 сдвига и первого коммутаторв 1-2 подключены к информационному входу уравпяемой линии задержки 1,выход первого коммутатора 1-2 подключенк информационным входам и-разрядногорегистра 1-4 сдвига и второго коммутато 1 ра 1-5, выход ко%рого подключен к информационному выходу управляемой линии задержки 1 причем упрявляющий вход управпяемой линии задержки 1 подключен к входу второго 1-6 упрйвпяюшего блока, выходоб которого соединен с входом первого управляющего блока 1-3, выход которого.подключен к управляющему выходу управляемойпинии задержки 1, где фпа (и 1)к,е - целое число.рр Временной выравниватепь каналов дпяпередачи дискретных сигналов работаетследующим образом,Йискретные последовательности, имеющиевременной сдвиг, поступают на вход узла 3,я который производит ихсинфазирование потактовой частоте. 11 ервый 5 и второй 8переключатели каналов, оба управляющихблока 1-3 и 1-6 линии задержки 1 и анали затор 7 наличия выравнивания устанавливаютЩ ся в исходное состояние сигналом "Оф. Смомента начала выравнивания сигнал фО" сэтих устройств снимается,В начале работы выравниватепь даетзадержку дискретной последовательности йерМ ного канала. С выхода первого переключателя 5 дискретная последовательность пер;ВОГО КаНаЛа ПОДаЕтСЯ Нат 1-РЯЗРЯДНЫЙ РЕГИСТР.1-1 и коммутатор 12, а последовательностьвторого канала - на первые входы второго4 О переключателя 8 и анализатора 2Исходное состояние управляющих блоков1-3 и 1-6 определяет прохождение дискретной последовательности первого канЗачерез коммутаторы 1-2 и 1-5 на вторые45 входы переключателя 8 и анализатора 2 беззадержки, поатому в начале выравниванияпроизводится сравнение исходных последовательностей, поданных на первый и второйвходы выравнивателя.бб В спучяе появления временного сдвигамежду дискретными последовательностями)определяемого анализатором 2, на его выходе формируется 1 оспедоватепьность, котораяпроходит через запрещающий блок 6 и пере 5 водит управляющий блок 1-6 в одно из (п+фвозможных состояний,По сигвпу с упр.вляющего блока 1 6коммутатор 1-5 коммутирует соответсьЕ т.евую;цие отводы с и-разрядного регистра 1 4т.е, вносит в дискретную последовательностьчпервого канала последовательно сдвиг от нуля по л.тактов частоты передачи информации. В случае, если временной сдвиг между дискретными последовательностями первого и второго каналов находится в пределах ц, тактов, то управляющий блок 1-6 остано- вится в одном из состояний, При этом с регистра 1-4 через коммутатор 1-5 на вторые входы переключателя 8 и анализатора 2 подается дискретная последовательность первого канала, совпадающая с дискретной последовательностью второго канала, на выходе анвлиэатора 2 отсутствуюг импульсы подстройки, а анализатор 7 определяет наличие выравнивания в течение определенного интервала времени, отключает через блок 6 цепь подстройки управляющего блока 1-6 и выдает сигнал на индикатор 4.При временном сдвиге между дискретными последовательностями более ц тактов анализатор 2 вырабатывает импульс для подстройки, который возвоашает блок 1-6 в исходное состояние. При этом бло 1-6 вырабатывает импульс, управляющий блоком 1-3, который переводится из исходного состояния в первое состояние, 9 то позволяет подать с выхода коммутатора 1-2 задержанную на (ц + 1) тактов последователь ность первого канала с первого отвода п р разрядного регистра 1-1. С выхода коммутатора 1-2 задержанная на (П + 1) такров дискретная последовательность первого канала проходит через коммутатор 1-5, на вторые входы переключателя 8 и анализа тора 2.Лри временном сдвиге более и + 1 тытов анализатор 2 продолжает подаватьподстраиваюшие импульсы на вход блока 1-6, последовательно переводя его в одно из 40 й+ 1 возможных состояний. При этом дискретная последовательность первого кана.ла получает задержку до 2 И + 1 тактов.Затем, если выравнивание отсутствует, блок 1 6 возвращается висходное состояние, 46 а блок 1-3 переводится во второе состояние.В случае, если временной сдвиг между дискретными последовательностями перво" го и второго каналов находится в пределах ф щ+ и тактов, то анализатор 2 при отсутствии сдвига прекращает вырабатывать импульсы подстройки, а управляющие блоки 1 3 и 1-6 зафиксируют соответствующее состояние, при этом анализатор 7 опреде- ф 5 лит наличие выравнивания и отключитцепь подстройки с входа блока 1-6.Дискретные последовательности соответствующих каналов отключаются с выходов :переключателя 8.66 формула изобретения1. Временной выравниватель кпнллов для 1передачи дискретных сигналов, содержащий управляемую линию задержки, информацион "ный выход кгорой подключен к анализатору ;отсутстви, выравнивания, фазнруюший узели индикатор, о т л и ч а ю щ и й с я тем, что, с целью упрощения сопряжения выравнивателя с аппаратурой для передачи дискрет ных сигналов в него введены дополнител ный анализатор и два переключателя, выко- Юды узла для фаэирования каналов, нлприлк р :двух, подключены к входам первого введенного переключателя аналов, первый выход которого подключен к входу анализатораотутствия выравнивания, а второй выход - к информационному 4 входу управляемой линии задержки, к управляющему входу которой подключен элемент запрета, входы которого соединены с выходами анализатора отсутствия выоавнивания и дополнительного анализатора наличия выравнивания, соединенного с индикатором, причем один из входованализатора наличия выравнивания подключен к управляющему выходу управляемой линии задержки, а другой - к выходу анализатора отсутствия выравнивания, при этом первый выход первого переключателя каналов допол 2нительно подключен к первому входу второго введенного переключателя каналов, к второму входу которого поключен информационный выход управляемой линии задержки,управляющий выход которой подключен к третьим входам обоих переключателей каналов.2, Устройство по п.1, о т л и ч а юш е е с я тем, что управляемая линиязадержки содержит управляющие блоки, коммутаторы, т-разрядный регистр сдвига, с отводами от каждого (ц+ 1)-го разряда, подключенными к первому коммутатору,соединенному с первым управляющим блоком,и п,-разрядный регистр сдвига с отводами от каждого разряда, подключенными к второму коммутагору, соединенному с вторым управ ляющим блоком при этом информационные входыщ-разрядного регистра сдвига и первого коммутатора подключены к информационному входу управляемой линии задержки, выход первого коммутатора подключен к информационным входам и-разрядного регис.тра сдвига и второго коммутатора, выход ,которого подключен к информационному вы 1 ходу управляемой линии задержки, причемГправляюший вход управляемой линии задерж,ки подключен к входу второгоуправляющео блока, выход которого соединен с вхо-. дом первого управляющего блока, выход кое торого подключен к управляющему выходу управляемой линиизадержки; где% И,+ 1)К,ф507 946 Составитель О. ТихоновРедактор А. Зиньковский Техред Н. Аидрейчук Корректор А, Гусева,Заказ 146ЦНИИ в С 1130 ППф 11 атент", г. Ужгород, ул, Гагарина, 101 Тираж 864 4 осударственного комите по делам изобретений