Устройство для деления п-разрядного двоичного кода на три

ОПИСАНИЕ ИЗОБРЕТЕН ИЯ Союз Сойетсиих Социалистицеских Республик(51) М. Кл, 6 061 лено 11.03 аявк оединени Гооударотееииый кпмите Соввтв Мииистров ССС по делам изобретекий и открытий(71) Заявител довательскии иники разведки ЙСТВО ДЛЯ ДЕЛЕНИЯДВОИЧНОГО КОДА НА ТИзобретение относится к области вычислительной техники и может быть использовано, в частности, в целях формирования адресов оперативных запоминающих устройств, а также в специализированных вычислительных устройствах статистической обработки информации,Известны устройства, содержащие регистры делимого, дешифраторы и логические блоки, с помощью которых может быть выполнена операция деления, но такие устройства сложны и не обладают достаточным быстродействиемм. елимого,ппы 2 ь иустроисв немядов реги г-го т- ера П ратора (где 11- ), выходы которо 2( - 1) -го логичес юсов первого логиче с выходными шин ходы разрядов част одключены к выход блолока кого ско ами ного ным пиДля упрощения предлагаем овышения его быстродейств ы разрядов 1-ой группы ра делимого соединены с вход го соединены с вход ка, выходы переносо соединены с входам 1 блока, выходы пере го блока соединены разрядов остатка, вь логических блоков и шинам частного. На чертеже представлена блок-схемаГ, Чулошников и Ю. А. Ивано сываемого устроиства для деления и-разрядного кода на три.Устройство содержит регистр 1 дразряды которого разделены на гру2; , 2. по два разряда в каждои группе, дешифраторы Зь, 3, 3,42, логические блоки 4, 4 4 е, выходные ш ны 5 разрядов остатка, выходные шины б частного. Принцип деиствия работы устроиства деления а-разрядного двоичного кода числа на три состоит в том, что а-разрядный двоичный код числа, записанный в регистр 1 делимого, одновременно со всех групп 2 ь, 2, , , 2 а подается на - однотипных двухвходовых дво.2ичных дешифраторов 3 3 3 выходы которых, исключая нулевые, соединены параллельно с входами соответствующих однотипных логических блоков 4 ь, 4;, , , 4,е. Каждый логический блок 4, по сигналам с дешифратора 3, и сигналам переносов с логического блока 4,. формирует д .;и д е;разряды частного и сигналы переносов для логического блока 4,. Целая часть частного получается на выходных шинах 6 частного, подключенных к выходам разрядов частного логических блоков 4 ь, 4, 4; , а остаток от деления, необходимый для дальнейшего использования, полу,.с) Б Значение разрядов частичных частных прнсоответствующих комбинациях на выходе дешифра тора Я ойо,аз зз 10 0 1, ( 0 1 аз 12 Сз азгз оо 040 Таблица 2 г 7 б гб ( 4 тз 1 2 С 1 10 224 2 2 2 о 22 б 23 0 0 1 1 0 1 1 1 Таблица 3 Одно ча-00 01О 00 00 01 10 01 , 10стное 10 , О 01 , 01 Дз гое частное 00 ОО 00 01 1 О 3С.умма00011001 О1 О 00" ОО 01 з Примечание коду 00 в снобов паре сгруппированныхнулю. чается на выходных шинах 5 разрядов остатка, подключенных к выходам переносов логического блока 4,. Результат деления сохраняется на выходных шинах частного и остатка до тех пор, пока в регистре делимого сохраняется код числа.Для простоты более подробно рассмотрим принцип работы устройства для восьмиразрядного кода (см. табл. 1),Пусть, например, необходимо произвести деление двоичного кода числа 211 на 3 с точностью до двух разрядов после запятой. В десятичном виде:211:3 =703Делимое в двоичном коде, разделенное на группы по два разряда, начиная с младших разрядов, имеет вид (см. табл. 2): разрядов соответствует частичное частное, равное Для кода 1 старшей пары разрядов делимого дтИб из таблицы 1 находим значение частичного частного 1000000,00. Для кода 01 30 пары 4 д 4 значение частичного частного будет 101,01, а для кода 11 младшей парысУ,сУ - 1,00Попарно суммируя частичные частные,находим результат деления восьмиразрядноЗ 5 го двоичного кода числа на три, представленный также в двоичном коде. 1000101,01 1,00 45 1000110 01 Ввиду того, что разряды дробной части частичного частного имеют веса, кратные /з,к ним не применимо правило суммирования двоичных чисел, справедливое, однако, для 50 целых частей. Поэтому при суммировании пар слагаемых дробной части необходимо воспользоваться правилом суммирования и формирования переносов (см. табл. 3),") - в таблице помечены случаи, когда имеет место перенос в младший разряд суммы целых частей чисел при попарном суммировании дробных частей частичных частных,На основе данных табл, 1 и приведенного примера можно записать логические функции для нахождения значений двух разрядов частного следующим образом:921 1= Р 21. 1+ Р 21 2(аг+ Ьг ) (1)су 21 - 2= Р 21 - 2 а,Ь,+ Р 21 1(Ь, + с,)++Р 21 - 2 а (2) а логические функции, с помощью которых находятся значения переносов Р, в виде:Р 2, 1=- Р);1 с,Ь, + Р 21 1 Р 21-2 Ь;++ Р 2; Ьс,. (4)При этом для синтеза логического блока достаточно воспользоваться выражениями (1) - (4). На варианты построения дешиф. ратора и регистра не налагается никаких ограничений.Таким образом, устройство деления и-разггрядного кода на три состоит из - однотип 2ных схем, каждая из которых содержит:1) двухразрядный регистр делимого;2) двоичный дешифратор на два входа и три выхода; 50685343) логический блок, работающий в соответствии с выражениями (1) - (4),Предлагаемое устройство в отличие от известного содержит меньшее число элементов,Ъ так как в нем отсутствуют сдвиговый регистрчастного, схема синхронизации, память выборок и счетчик циклов, а также вместосдвигового регистра делимого используетсяболее простой по построению статический ре 10 гистр делимого, Время выполнения операцииделения в предлагаемом устройстве определяется только быстродействием элементов,применяемых в устройстве,Формула изобретенияУстройство для деления гг-разрядного двоичного кода на три, содержащее регистр делимого, разряды которого разделены на группы по два разряда в каждой группе, дешифраторы и однотипные логические блоки, отличающееся тем, что, с целью упрощения устройства и повышения его быстродействия, выходы разрядов 1-ой группы разрядов регистра делимого соединены с входами 1-гоггдешифратора (где 1(1 ( - ), выходы кото)рого соединены с входами 1-го логического блока, выходы переносов г-го логического 30 блока соединены с входами (1 - 1)-го логического блока, выходы переносов первого логического блока соединены с выходными шинами разрядов остатка, выходы разрядов ча.стного логических блоков подключены к вы ходным шинам частного.506853 пин Редакто Тираж 864Совета Министров ССи открытийя наб., д. 4/5 аказ одписное МОТ, Загорский филиа Составитель 3. ШулС. Хейфиц Техред Т, КолесоваИзд. Ы 1192Ц ИИПИ Государственного комитетапо делам изобретений113035, Москва, Ж, Раушс Корректор О. Тюри