Запоминающее устройство

(щ 475663 ОП ИСАНИВ ИЗОБРЕТЕН ИЯ Н АВ 3 ОРСКОМУ СВИДЕТЕЛЬСТВУСоюз СоветскикСоциалистическихРеспублик(22) Заявлено 08.05.73 (21) 1916044/18-24с присоединением заявки Уев(51) М. Кл. 6 11 с 11/00 Государственный комитет Совета Министров СССР ло делам изобретений и открытий(72) Авторы изобретения В. И. Корнейчук, А. В, Городний и В, А, СтебайлоКиевский ордена Ленина политехнический институт им, 50-летия(71) Заявители Великой Октябрьской социалистической революц(54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТ Известно запоминающее устройство, содержащее и накопительных блоков, подключенных к соответствующим дешифраторам адреса и регистрам слов, подсоединенным через группы схем И и схемы 1 ЛЛИ к вы- б ходным регистрам слов, и регистров адреса, входной регистр адреса, дешифратор, вспомогательную схему И, дополнительные схемы ИЛИ, дополнительные группы схем И, блок управления. оЦель изобретения - увеличение емкости устройства при хранении в нем слов переменной длины.Это достигается тем, что предлагаемое устройство содержит и коммутаторов, и - 1 15 сумматоров и и - 1 дополнительных схем И, дополнительный регистр, схему образованиия множителя, схему умножения, схему округления, схему обнаружения нуля, схему сдвига и схему блокировки, причем один вход 20 схемы умножения подключен к выходу входного регистра адреса, другой - к выходу схемы образования матожителя, а выход - к входам первого регистра адреса, выход дополнительного регистра подсоединен к вхо дам схемы образования множителя и схемы округления, разряды регистров адреса, кроме и-го регистра адреса, подключены к одному входу последующего сумматора, другой вход которого подсоединен к выходу со- ЗО ответствующей дополнительной схемы И, а выход - к разрядам соответствующего регистра адреса, вход дешифратора соединен с выходом схемы округления, а его выходы - с одними входами дополнительных схем И, другие входы которых связаны с блоком управления, старшие разряды регистров адреса подключены через дополнительные группы схем И и дополнительные схемы ИЛИ к соответствующим дешифраторам адреса, младшие разряды - к входам коммутаторов, выходы которых связаны с соответствующими группами схем И, дополнительные разряды первого регистра адреса подключены к входам схемы обнаружения нуля, выход которой через вспомогательную схему И соединен с младшими разрядамц первого регистра адреса, входы и выходы схемы сдвига подсоединены к соответствующим входам и выходам выходных регистров слов и схемы блокировки.На фиг. 1 ц 2 изображена блок-схема предлагаемого устройства (при этом выбрано и=4).Устройство содержит входной регистр адреса 1 с информационным входом 2, выход регистра 1 подключен к одному пз входов схемы умножения 3, другой вход которой связан с выходом схемы 4 образования множителя, Вход схемы 4 соединен с выходом(2) 10 3дополнительного регистра 5, имеющего вход 6. Схема образования множителя имеет также информационный вход 7. Выход 8 регистра 5 связан с входом схемы округления 9 (в сторону меньшего целого числа). Выход схемы 3 подсоединен к первому регистру адреса 10, Выход схемы 9 соединен с входом дешифратора 11, выходы которого связаны с входами дополнительных схем И 12, 13 и 14.Выход схемы 15 обнаружения нуля подсоединен к одному из входов вспомогательной схемы И 16. Разряды регистров адреса 17 - 19 подключены к выходам соответствующих сумматоров 20 - 22, одни входы которых подсоединены к выходам схем И 12 - 14. Устройство содержит также коммутаторы 23 - 26, дополнительные группы схем И 27 - 30, дополнительные схемы ИЛИ 31 - 34, дешифраторы адреса 35 - 38, накопительные блокрр 39 - 42, связанные с регистрами слов 43 - 46, подключенными через группы схем И 4 - 50 и схемы ИЛИ 51 - 54 к выходным регистрам слов 55 - 58, схему сдвига 59, схему блокировки 60, блок управления 61, имеющий вход 62 и выход 63,Регистры адреса 10, 17, 18 и 19 содержат старшие 64 и младшие 65 разряды, а регистр 10, кроме того, и дополнительные разряды 66, которые подключены к входу схемы 15. Выход схемы И 16 связал с разрядами 65 регистра адреса 10. Разряды 65 регистров 10, 17, 18 и 19 подключены соответственно к коммутаторам 23 - 26. Разряды 64 регистров 10, 17, 18 и 19 подсоединены через группы схем И 27 - 30 и схемы ИЛИ 31 - 34 к дешифраторам адреса 35 - 38, связанным с накопительными блоками 39 - 42, Входы и выходы схемы сдвига 59 подсоединены к соответствующим входам и выходам выходных регистров слов 55 - 58 и схемы блокировки 60. Один из входов схем И 12 - 14 связан с блоком управления 61. Разряды 61 и 65 регистра адреса 10 подключены к одному из входов сумматора 20. Выход каждого сумматора, кроме сумматора 22, подключен к входу последующего.Выходы 67 - 82 коммутаторов 23 - 26 подключены к входам соответствующих групп схем И 27 - 30 и 47 - 50.Устройство работает следующим образом.Поиск нужной ячейки накопительр 1 ого блока как при записи, так и при чтении осуществляется путем задавания ее математического адреса А , . Пусть длина слова в слогах равна О, а длинна ячейки паконительпого блока г, тогда коэффициент удлинения Поскольку заданный адрес не является физическим, то для его получения пользуются соотношением между А, коэффициентом удлинения р н количеством накопительных блоков и: 15 20 25 Зо 35 40 45 50 55 60 При обращенпи к устройству на вход 2 регистра 1 подается код адреса слова А, на вход 6 регистра 5 - код коэффициента удлинения р, На входе 7 схема 4 имеет постоянную величину - обратную числу накопитель 1ных блоков в устройстве ( - ). На выходе схемы 4 образуется код выражения - . НаР входе схемы 3, согласно выражению (2), получается значение А 4 которое поступает на входы регистра 10. Значение округляется в схеме 9, и через дешифратор 11 происходит подготовка к обращению в другие накопительные блоки.Адрес любого слова разделяется условно па три части, помещаемые в разряды 64, 65 и 66. Первая часть является адресом ячейки на копительного блока, вторая часть - номером позиции, которую занимает последний слог слова, третья часть - номером накопительного блока, в котором хранится данный слог.Поскольку полученный адрес А ф является адресом конца слова, то для получения адресов ячеек в остальных накопительных блоках, количество которых определяется схемой 9 посредством дешифратора 11, первая и третья части адреса Аф поступают на сумматор 20, на другой вход последнего, связанный с выходоы схемы И 12, поступает сигнал- 1, Полученный адрес ячейки второго накопительного блока поступает на вход регистра 17, а также для получения следующих адресов подается на вход сумматора 21,Аналогичным образом формируются адреса ячеек всех накопительных блоков, где хранится или должно храниться слово. Часть адреса Аф поступает па схему 15. В случае срабатывания схемы 15, т, е. обнаружения ;1 улем в третьей части адреса, в разряды 65 регистра адреса 10 поступает сигнал- 1.Так как из-за нумерации позиций слогов в ячейке, например ячейки, состоящей из четырех слогов; 01, 10, 11, 00, при выполнении арифметической операции в схеме 3 происходит перенос единицы в старший разряд, то для получения физического адреса А,1, необходимо,вычесть 1 из содержимого разрядов 65 регистра 10.Преобразование адреса ячейки в сигнал осуществляется с помощью коммутаторов 23 - 26.Для определения накопительного блока, к которому нужно обратиться по полученному адресу ячейки, служат группы схем И 2 - 30, схемы ИЛИ 31 - 34 и коммутаторы 23 - 26,Преобразовапие адреса ячейки в сигнал осуществляется с помощью дешифраторов адреса 35 - 38, При чтении слово с искомых5ячеек накопительных блоков поступает на регистры слов 43 - 46.Для получения истинного положения считанного слова используются группы схем И 47, 48 и 50 и схемы ИЛИ 51 - 54, Таким образом, выбранное слово записывается в регистры 55 - 58. Далее схемой сдвига 59 слово сдвигается в крайнее правое положение и поступает на схему блокировки 60, которая окончательно формирует слово путем блокировки (р+1)-го и других слогов. На выходе схемы формируется считанное слово длиной р, Процесс записи протекает в обратном направлении. Слово, подлежащее записи, поступает на схему блокировюи 60 и схему сдвига 59 и записывается в регистры 55, 57 и 58 на нужные позиции. Затем содержимое этих регистров записывается в накопительные блоки по соответствующим адресам ячеек и накопительных блоков.Предмет изобретенияЗапоминающее устройство, содержащее и накопительных блоков, подключенных к соответствующим дешифраторам адреса и регистрам слов, подсоединенным через группы схем И и схемы ИЛИ к выходным регистрам слов, и регистров адреса, входной регистр адреса, дешифратор, вспомогательную схему И, дополнительные схемы ИЛИ, дополнительные группы схем И, блок управления, отличающееся тем, что, с целью увеличения эффективной емкости устройства, оно содержит и коммутаторов, и - 1 суммато 4756636ров и и - 1 дополнительных схем И, дополнительный регистр, схему образования множителя, схему умножения, схему округления, схему обнаружения нуля, схему сдвига и схе му блокировки, причем один вход схемы умножения подключен к выходу входного регистра адреса, другой - к выходу схемы образования множителя, а выход - к входам первого регистра адреса, выход дополнитель ного регистра подсоединен к входам схемыобразования множителя и схемы округления, разряды регистров адреса, кроме и-го регистра адреса, подключены к одному входу последующего сумматора, другой вход которо го подсоединен к выходу соответствующейдополнительной схемы И, а выход - к разрядам соответствующего регистра адреса, вход дешифратора соединен с выходом схемы округления, а его выходы - с одними 20 входами дополнительных схем И, другиевходы которых связаны с блоком управления, старшие разряды регистров адреса подключены через дополнительные группы схем И и дополнительные схемы ИЛИ к соответ ствующим дешифраторам адреса, младшиеразряды - к входам коммутаторов, выходы которых связаны с соответствующими группами схем И, дополнительные разряды первого регистра адреса подключены к входам 30 схемы обнаружения нуля, выход которой через вспомогательную схему И соединен с младшими разрядами первого регистра адреса, входы и выходы схемы сдвига подсоединены к соответствующим входам н выходам з 5 выходных регистров слов и схемы блокировки.475663 Фиг.г Составитель В. Рудаков араулова Техред Л. КазачковаКорректор Л. Орлов едакт ПодписиСР аказ 3656ЦНИИП МОТ, Загорский филиал Изд.1638Государственного комитетапо делам изобретений и Москва, Ж, Раушска Тираж 648 овета Министров открытий наб., д. 4/5