Вычислительное устройство с микропрограммным управлением

ц 4398 И Союз Соеетскик Социалистических РеспубликОП ИСАНИЕИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(22) Заявлено 21.10,70 (21) 1491208/18-24с присоединением заявки-51) М. Кл. 6 06 15/00 сударственный комитетавета Министров СССРпо делам изобретенийи открытии риоритет -Опубликовано 15.08.74. БюллетеньДата опбликования описания 06.03,75. Долка Г.Х, Но 71) Заявптель 4) ВЪЧИСЛИТЕЛЬНОЕ УСТРОЙСТВОИКРОПРОГРАММНЫМ УПРАВЛЕНИЕМ Изобретение относится к области цифровой вычислительной техники.Известны вычислительные устройства с микропрограммным управлением, содержащие арифметическо-логический блок, выходы которого через входной коммутатор соединены со входами регистра операнда, регистров общего назначения и регистра кода операций, выходы которых через выходной коммутатор соединены с первой группой входов арифметическо-логического блока, вторая группа входов которого подключена к выходам регистра операнда, а третья группа входов - к первому выходу блока управляющих сигналов, блок сопряжения с оперативным запоминающим устройством (ОЗУ), соединенный с выходным коммутатором и ОЗУ и подключенный к первому выходу блока управляющих сигналов, блок памяти микрокоманд, входы которого подключены к первому выходу блока управляющих сигналов и выходу адресного регистра, а выходы соединены со входами регистра микрокоманд, содержащего поле адреса микрокоманды, выходы которого соединены с первым входом блока управляющих сигналов, поле приема, выходы которого соединены со входами входного коммутатора, поле выдачи, выходы которого соединены со входами выходного коммутатора, поле ветвления, выходы которого соединены со вторым входом блока управляющих сигналов, и поле адреса.Известные вычислительные устройства смикропрограммным управлением требуютбольшого количества оборудования для организации ветвления программ,В предложенном устройстве указаннь 1 й недостаток в значительной мере исключен.Устройство отличается от известных тем, что10 в нем регистр микрокоманд содержит триггерудлинения адреса, нулевой выход которого соединен с третьим входом блока управляющихсигналов, второй выход которого соединен спервыми входами двух групп элементов И,15 вторые входы первой из которых подключенык единичному выходу триггера удлинения адреса, а третьи входы - к выходу поля ветвления регистра микрокоманд. Вторые входы элементов И второй группы подключены к ну 20 левому выходу триггера удлинения адреса, атретьи входы элементов И второй группыподключены к третьему выходу блока управляющих сигналов. Выходы элементов Ипервой группы через первую группу элементов25 ИЛИ, вторые входы которых через элементыИ третьей группы подключены ко второмувыходу регистра кода операции и четвертомувыходу блока управляющих сигналов, соединены со входами старших разрядов адресного30 регистра. Выходы элементов И второй груп50 55 60 05 3пы через вторую группу элементов ИЛИ,вторые входы которых через элементы Ичетвертой группы подключены ко второму выходу блока управляющих сигналов и полю адреса регистра микрокоманд, соединены со входами младших разрядов адресного регистра,Схема вычислительного устройства с микропрограммным управлением приведена на чертеже.Вычислительное устройство содержит арифметическо-логический блок 1, ОЗУ 2, входнойкоммутатор 3, выходной коммутатор 4, блокуправляющих сигналов,5, блок сопряженияОЗУ б, блок памяти микрокоманд 7, регистрмикрокоманд 8 и адресный регистр 9. Регистрмикрокоманд 8 содержит поле кода микрокоманды 10, после приема 11, поле выдачи 12,поле ветвления 13, поле адреса 14 и триггерудлинения адреса 15. Кроме того, вычислительное устройство содержит регистр 16 операнда, регистры 17 и 18 общего назначения,регистр 19 кода операции, группы элементовИ 20 - 23 и группы элементов ИЛИ 24и 25.Вычислительное устройство оперирует надчислами и командами, которые выбираются изОЗУ 2 и через блок сопряжения с ОЗУ 6, выходной коммутатор 4, арифметическо-логический блок 1 и входной коммутатор 3 помещаются в регистр операнда 16, регистры общегоназначения 17 и 18 или регистр кода операции,19.Очередная микрокоманда, адрес которой находится в адресном регистре 9, выбирается нзблока памяти микрокоманд 7 в регистр микро.команд 8, выполняется в вычислительном устройстве и образует адрес следующей микрокоманды в адресном регистре 9,Выполнение микрокоманды определяется содержимым регистра микрокоманд 8. При этомполе кода микрокоманды 10 управляет блокомуправляющих сигналов Б и определяет тип выполняемой микрокоманды. Блок управляющихсигналов вырабатывает управляющие сигналыдля выполнения арифметических и логическихопераций, операций сдвига и передач информации между регистрами 17, 18, 19 и 16, управляет работой блока сопряжения с ОЗУ 6, а также формирует управляющие и синхронизирующие сигналы для работы блока памяти микрокоманд 7 и адресного регистра 9. Поле приема11 регистра микрокоманд 8 содержит номеррегистра, в который принимается информация,и управляет входным коммутатором 3. Полевыдачи 12 регистра микрокоманд 8 содержитномер регистра, содержимое. которого участвует в операции, и управляет выходным коммутатором 4, При выполнении микроопераций, вкоторых участвуют два числа, одно из чиселвсегда берется из регистра 16.Таким образом, в одной микрокоманде ин.формация пз регистра может быть преобразована в соответствии с кодом микрооперации, ирезультат передан в другой плн тот же регистр. 5 10 15 20 25 зо 35 о После выполнения текущей микрокоманды необходимо либо выполнить безусловный переход к следующей микрокоманде, либо по результату выполнения микрокоманды пли другим признакам выполнить ветвление микропрограммы на два или более пути.Поле ветвления 13 регистра микрокоманд 8 определяет признак ветвления при необходимости ветвления микропрограммы. Поле адреса 14 регистра микрокоманд 8 определяет младшие разряды следующей микрокоманды. Триггер удлинения адреса 15 управляет обра. зованием адреса следующей микрокоманды работа его описана ниже).После выборки команды из ОЗУ 2 ее код операции передается в регистр 19. Затем выполняется микрокоманда передачи кода опера. ции в адресный регистр 9, в который блок унравляющих сигналов 5 вырабатывает сигнал на шине начальной установки адреса 26 и код операции через группу элементов И 20 и группу элементов ИЛИ 24 передается в старшие разряды адресного регистра 9. При этом младшие разряды адресного регистра гасятся. Таким образом, после передачи кода операции в адресный регистр 9 начинает выполняться первая микрокоманда из зоны блока памяти микрокоманд 7, отведенной для выполнения данной команды. Младшие разряды адреса следующей микрокоманды образуются путем передачи поля адреса 14 регистра микрокоманд 8 в младшие разряды адресного регистра 9 при возбуждении шины текущей установки адреса 27 блока управляющих сигналов 5, Эти передачи осуществляются через группы элементов И 22 и элементов ИЛИ 25.Если после выполнения текущей микрокоманды необходимо ветвление по какому-либо признаку, то в поле ветвления,13 регистра микрокоманд 8 записывается соответствующий код, а в триггере удлинения адреса 15 устанавливается 0,При этом блок управляющих сигналов 5 вырабатывает на шине ветвления адреса 28 соответствующий код, который через группы элементов И 23 и элементов ИЛИ 25 передается в младшие разряды адресного регистра 9. Если после выполнения микрокоманды ветьление не требуется, то в поле ветвления 13 записываются старшие разряды адреса следующей микрокоманды, в поле адреса 14 - младшие разряды, а триггер удлинения адреса 15 устанавливается в 1, При этом информация из поля ветвления 13 регистра микроко. манд 8 через группы элементов И 21 и элементов ИЛИ 24 переписывается в старшие разряды адресного регистра 9, Таким образом, при отсутствии ветвления текущая микропрограмма может перейти в зону, отведенную для выполнения другой команды, которая ис. пользована неполностью, и дополнена микропрограммой выполнения текущей микрокоманды.Предмет изобретения Вычислительное устройство с микропрограммным управлением, содержащее арифметическо-логический блок, выходы которого через входной коммутатор соединены со входами регистра операнда, регистров общего назначения и регистра кода операций, выходы которых через выходной коммутатор соединены с первой группой входов арифметическо-логического блока, вторая группа входов которого подключена к выходам регистра операнда, а третья группа входов - к первому выходу блока управляющих сигналов, блок сопряжения с оперативным запоминающим устройством, соединенный с выходным коммутатором и оперативным запоминающим устройством и подключенный к первому выходу блока управляющих сигналов, блок памяти микрокоманд, входы которого подключены к первому выходу блока управляющих сигналов и выходу адресного регистра, а выходы соединены со входами регистра микрокоманд, содержащего поле адреса микрокоманды, выходы которого соединены с первым входом блока управляющих сигналов, поле приема, выходы которого соединены со входами входного коммутатора, поле выдачи, выходы которого соединены со входами выходного коммутатора, поле ветвления, выходы которого соединены со вторым входом блока управляющих сигналов, и поле адреса, отличающееся тем, что, с целью эко.помин оборудования, в нем регистр микро- команд содержит триггер удлинения адреса, нулевой выход которого соединен с третьим входом блока управляющих сигналов, второй выход которого соединен с первыми входами двух групп элементов И, вторые входы первой из которых подключены к единичному вы ходу триггера удлинения адреса, а третьи входы - к выходу поля ветвления регистра микрокомапд, вторые входы элементов И второй группы подключения к нулевому выходу триггера удлинения адреса, а третьи входы элемен тов И второй группы подключены к третьемувыходу блока управляющих сигналов, выходы элементов И первой группы через первую группу элементов ИЛИ, вторые входы которых через элементы И третьей группы под ключены ко второму выходу регистра кодаопраций и четвертому выходу блока управляющих сигналов, соединены со входами старших разрядов адресного регистра, выходы элементов И второй группы через вторую группу 25 элементов ИЛИ, вторые входы которых через элементы И четвертой группы подключены ко второму выходу блока управляющих сигналов и полю адреса регистра мпкрокоманд, соединены со входами младших разрядов адз 0 ресного регистра.439816 Составитель Г. СорокинТехред 3. Тараненко ректор Л, Орлова Редак манов Подписное Тирамс 62 Совета Ми Изд. М 1904 ПИ Государственного комитет по делам изобретений Москва, Ж, Раушска