Автоматический следящий делитель периодов следования импульсных сигналов

Союз Советских Социалистических РеспубликЗависимое от авт. свидетельстваЗаявлено 04,Х.1969 (М 1364935/18-24) М. Кл. С 06 д 7/16Н 031 с 5 Л 56 присоединением заявкииоритет остдарственный комитетСовета Министров СССРоо делам изобретенийи открытий УДК 621.374.4 (088.8 Опубликовано 14 Х 1.19 ллетень2 Дата опубликования описания 23.Х.1973 Авторы зобретен А, Волко йлов гудин,явител АВТОМАТИЧЕСКИЙ СЛЕДЯЩИЙ ДЕЛИТЕЛЬ ПЕРИОДОВ СЛЕДОВАНИЯ ИМПУЛЬСНЫХ СИГНАЛОВИзобретение относится к области автоматики и вычислительной техники.Известны автоматические следящие делители периодов следования импульсных сигналов, содержащие входной управляющий триггер, схему ИЛИ и опорный импульсный генератор, подключенный к входам двух каналов обработки информации. Каждый из каналов содержит последовательно соединенные схему совпадания, счетчик-делитель, счетчик- измеритель и схему сравнения, соединенную со схемой ИЛИ и входом соответствующего следящего счетчика-делителя, подключенного к другому входу схемы сравнения и выходу установленной в другом канале схемы совпадения. Сбросовый вход последней соединен с одним из выходов входного управляющего триггера и сбросовыми входами соответствующего счетчика-делителя и счетчика-измерителя,Предлагаемый делитель отличается от известных тем, что, в целях повышения точности работы, в него введен блок коррекции остатка, входы которого соединены со вторыми выходами счетчиков-делителей, выходом схемы ИЛИ и выходами входного управляющего триггера.Блок коррекции остатка содержит двевходпые, дополнительную и промежуточную схемы совпадения, входной, выходной и общий сумматоры, дешифратор числа, дешифратор и счетчик числа циркуляций, дешифратор и счетчик порядкового номера, матричный определитель задержки, управляющий триггер 5 и элемент задержки. Причем выходы входныхсхем совпадения через общий сумматор подключены к дешифратору числа, основные выходы которого соединены с первой группой входов матричного определителя задержки, а 10 управляющий выход - с одним из входов дополнительной схемы совпадения и входом управляющего триггера. Второй вход последнего соединен с выходом матричного определителя задержки и одним из входов выходного 15 сумматора. Выход схемы ИЛИ подключенчерез дополнительную схему совпадения к другому входу выходного сумматора и одновременно соединен с входом управляющего триггера, входом счетчика порядкового номе ра, сбросовым входом счетчика числа циркуляцией и входом входного сумматора, соединенного выходом через элемент задержки с входом промежуточной схемы совпадения, другой вход которой подключен к выходу уп равляющего триггера, а выход соединен сдругим входом входного сумматора и входом счетчика числа циркуляций. Последний через дешифратор числа циркуляций подключен ко второй группе входов матричного определите ля задержки, третья группа входов которогоприсоединена через дешифратор порядкового номера к выходу счетчика порядкового номе. ра. Счетчик порядкового номера соединен сбросовым входом с входом входного управ. ляющего триггера и входом делителя,На чертеже показана блок-схема предлагаемого делителя,Делитель содержит входной управляющий триггер 1, схему ИЛИ 2 и опорный импульсный генератор 3, подключенный к входу двух идентичных каналов обработки информации, Каждый из каналов содержит последовательно соединенные схему 4 или 5 совпадения, счетчик-делитель б или 7, счетчик-измеритель 8 или 9 и схему 10 или 11 сравнения, соединенную со схемой 2 и входом соответствующего следящего счетчика-делителя 12 или 13, подключенного к другому входу схемы сравнения и к выходу установленной в другом канале обработки информации схемы совпадения, Сбросовый вход последней соединен с одним из выходов входного триггера 1 и сбросовыми входами соответствующего счетчика-делителя и счетчика-измерителя, Между вторыми выходами счетчиков-делителей б и 7, выходом схемы 2 и выходами триггера 1 включен блок 14 коррекции остатка, который содержит две входные 15 и 1 б дополнительную 17 и промежуточную 18 схемы совпадения, общий 19, выходной 20 и входной 21 сумматоры, дешифратор 22 числа, дешифратор 23 и счетчик 24 числа циркуляций, дешифратор 25 и счетчик 2 б порядкового номера, матричный определитель 27 задержки, управляющий триггер 28 и элемент 29 задержки. Делитель работает в две стадии,В процессе деления временных интервалов,ограниченных импульсами, поступающими натриггер 1, включенный по счетному входу, поочередно открываются схемы 4 и 5 совпадения.Если с приходом первого импульса открывается схема 5 и импульсы с периодом следования Т, с генератора 3 поступают на счетчик-делитель 7, то за время Т (делимый период) счетчик-измеритель 9 отсчитывает вТмасштабных единицах КТО, и= единиц.ИТ,Принятое счетчиком состояние а передаетсяна схему 11 сравнения.С приходом второго импульса состояниетриггера 1 изменяется на обратное и открытой для импульсов с генератора 3 оказывается схема 4 во втором канале обработки информации. Одновременно с делением в счетчике-делителе б и счетом в счетчике-измерителе 8 импульсы с генератора 3 через схему4 поступают на следуюший счетчик-делитель13. Когда этот счетчик принимает состояниечисла и, т. е. такое же, как и состояние счетчика-измерителя 9 по измерении первого интервала, схема 11 регистрирует совпадениесостояний счетчиков, и импульс, появляющий 5 10 15 20 25 30 35 40 45 50 55 60 65 ся в результате этого на выходе схемы 2, поступает на блок 14 коррекции остатка.Одновременно счетчик-делитель 13 сбрасывается в состояние О. За время Т таких импульсов со схемы 2 поступает К= - =Л,Т пТО т. е, образуется выходная последовательность импульсов с искомым периодом 1= - .ТС приходом третьего импульса в цикле измерения работает схема 5, счетчик-делитель 7 и счетчик-измеритель 9, а в цикле деления - схема 5, счетчик-делитель 12 и схема 10 сравнения.При коррекции потока выходных импульсов из схемы 2 в качестве условного исходного момента принимается начало работы счетчика-делителя 13.При условии некратности делимого Т делителю ИТ в счетчике-делителе б оказывается занесенным состояние . Это состояние через схему 1 б совпадения, управляемую триггером 1, и сумматор 19 передается на дешифратор 22 и далее по шине 1 на матричный определитель 27 задержки. Счетчики 24 числа циркуляции и 2 б порядкового номера находятся в состоянии О, Промежуточная схема 18 совпадения закрыта исходным состоянием управляющего триггера 28.Первый импульс с выхода схемы 2 поступает на дополнительную схему 17 совпадения, закрытую при всех состояниях дешифратора 22, кроме состояния О; на триггер 28, переводя его в состояние, при котором открывается схема 18; на сумматор 21, запуская схему 18, сумматор 21 и элемент 29 задержки; на счетчик 24, устанавливая епо в состояние 0; и на счетчик 2 б, устанавливая его в состояние 1, которое через дешифратор 25 по первой шине передается на матричный определи. тель,Как только в счетчике 24 по ходу счета импульсов установится число , в матричном определителе формируется импульс, который поступает,на выход через сумматор 20 в качестве первого соответственно задержанного импульса с коррекцией его временного положения навеличину из. Одновременно импульс с матричного определителя подается на триггер 28, переводя его в состояние, при котором схема 18 совпадения закрывается, и работа циркулирующего генератора до прихода второго импульса со схемы 2 срывается.Б общем виде К-ый импульс с выхода схе. мы 2 устанавливает счетчик 2 б в состояние К, которое через дешифратор 25 по шине К поступает на матричный определитель. Для этого импульса выходной отклик на матричном определителе образуется после г К циркуляцией, т. е. временное положение задержанного К-го импульса по входу с сумматора 20 скорректировано на величинуК тз.Б случае кратности делимого Т делителю ЖТО остаток на счетчиках-делителях б и 7 равен нулю и дешифратор 22 открывает схему17 совпадения. Импульсы со схемы 2 не требуют коррекции временного положения и поступают на выход через схему 17 и сумматор20 без задержки. Предмет изобретения1. Автоматический следящий делитель периодов следования импульсных сигналов, содержащий входной управляющий триггер, схему ИЛИ и опорный импульсный генератор, подключенный к входам двух куалов обработки информации, каждый из которых содержит последовательно соединенные схему совпадания, счетчик-делитель, счетчик-измеритель и схему сравнения, соединенную со схемой ИЛИ и входом соответствующего следящего счетчика-делителя, подключенного к другому входу схемы сравнения и выходу установленной в другом канале обработки информации схемы совпадания, сбросовый вход которой соединен с одним из выходов входного управляющего триггера и сбросовыми входами соответствующего счетчика-делителя и счетчика-измерителя, отличающийся тем, что, с целью повышения точности работы, в него введен блок коррекции остатка, входы которого соединены со вторыми выходами счетчиков-делителей, выходом схемы ИЛИ и выходами входного управляющего триггера.2. Делитель по п, 1, отличающийся тем, что блок коррекции остатка содержит две входные, дополнительную и промежуточную схемы совпадения; входной, выходной и общий сумматоры, дешифратор числа, дешифратор и счетчик числа циркуляций, дешифратор и счетчик порядкового номера, матричный определитель задержки, управляющий триггер и 5 элемент задержки, причем выходы входныхсхем совпадения через общий сумматор подключены к дешифратору числа, основные выходы которого соединены с первой группой входов матричного определителя задержки, а 10 управляющий выход - с. одним из входов дополнительной схемы совпадения и входом управляющего триггера, второй вход которого соединен с выходом матричного определителя задержки и одним из входов выходного сум матора; выход схемы ИЛИ подключен через дополнительную схему совпадания к другому входу выходного сумматора и одновременно соединен с входом управляющего триггера, входом счетчика порядкового номера, 20 сбросовым входом счетчика числа циркуляцией и входом входного сумматора, соединенного выходом через элемент задержки с входом промежуточной схемы совпадания, другой вход которой подключен к выходу управ ляющего триггера, а выход - к другому входу входного сумматора и входу счетчика числа циркуляций, подключенного через дешифратор числа циркуляций ко второй группе входов матричного определителя задержки, тре тья группа входов которого присоединена через дешифратор порядкового номера к выходу счетчика порядкового номера, который соединен сбросовым входом с входом входного управляющего триггера и входом делителя.Изд.1675Государственного комите по делам изобретении Москва, Ж, Раушск Заказ 2822/5ЦНИИ Подписноов СССР ипография, пр. Сапунова