Аналого-цифровой преобразовательu. биamp; –

ОП ИСАНИЕИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 385392 Союз СоветскихСоциалистическихРеспублик Зависимое от авт, свидетельства-Заявлено 18.11.1971 (М 1627722/26-9) М 1 с 13 рисоединением заявкиГосударственный камитеБоввта Министров СССРдо делам изаоретенийи открытий иоритет Опубликовано 29.Ч.1973, БюллетеньДата опубликования описания 15.Х.19 К 681,325(088,8) Авторыизобрете Н, Удовиченко,и В,М. В. Алипо Н. Печенежский, А. П, Ссятин арьковский иисти Заявите радиоэлектрони 1 АНАЛОГО-ЦИфРОВОИ ПРЕОБРАЗОВАТЕЛЬ.;-=Изобретение относится к цифровой вычислительной технике, в частности к устройствам для связи между цифровыми и аналоговыми вычислительными системами.Известны аналого-цифровые преобразова тели, содержащие блоки компараторов, делитель напряжения, кодируюшую матрицу, регистр кода со схемами И, линейно-декодируюший преобразователь, реверсивпо-сдвигающий регистр и генератор тактов,1 ОЦель, изобретения - улучшение защиты от импульсных помех.В предлагаемый преобразователь введены дополнительные компзраторы, дополнительные схемы И, ИЛИ, дополнительный линейно-декодирующий преобразователь, причем выходы дополнительных схем И, управляющие сдвигом реверсивно-сдвигающего регистра, подключены к нулевым входам триггеров регистра кода; одни входы одной группы дополнительных схем И подключены к выходу первой схемы ИЛИ, входы которой соеди- . нены с нулевым входом первого и единичным выходом второго дополнительного компаратора; одни входы другой группы дополнитель ных схем И подключены к выходу схемы И, входы которой соединены с единичным выходом первого и нулевым выходом второго дополнительного компаратора; вторые входы первой и второй групп дополнительных схем ЗО И подключены к выходам соответствующих триггеров реверсивно-сдвигающего регистра; входы дополнительных схем ИЛИ, управляющих дополнительным линейно-декодируюшим преобразователем, соединены с выходами триггеров регистра кода и реверсивно-сдвигающего регистра; вход первого дополнительного компаратора соединен с выходом линейно-декодируюшего преобразователя; вход второго дополнительного компаратора подключен к выходу дополнительного линейно-декодирующего преобразователя.На чертеже приведена блок-схема предлагаемого преобразователя.Преобразователь состоит из основного линейно-декодирующего преобразователя (ЛДП) 1, блока 2, содержащего, набор компараторов, делитель напряжения и кодирующую матрицу, репистра кода, содержащего триггеры 3, - 3, 4.,=4, Б,=.б, логических схем И б, - б, 7,=7, 8, - 8, управляющих записью сигналов из кодирующей матрицы в регистры кода; реверсивно-сдвигаюшего регистра (РСР), содержащего триггеры 9 - 12, логических схем И 13 - 17, управляющих сдвигом РСР вправо и влево, и двух дополнительных компараторов 18, 19 с логическими схемами И 20 и ИЛИ 21. В состав устройства входят также дополнительный ЛДП 22, управляемый логическими схемами ИЛИ23, - 23, 24,=24 25, - 25, триггер 2 б, управляющии триггер 27, генератор тактовыхимпульсов 28 и две логические схемы И29 Зо.Выход ЛДП 1 соединен с делителем напряжения блока 2 и с дополнительным компаратором 19, Выход ЛДП 22 соединен со входом компаратора 18, На вторые входы компараторов 18 и 19 подается входное напряжение СlВыходы кодирующей матрицы блока 2 соединены со входами логических схем Иб, - бл, 7, - 7, 8, - 8, управляющих записьючисла в регистр кода.К единичным входам первых трех триггеров 9 - 11 РСР подсоединены соответственновыходы логических схем И 1 З - 15, управляющих сдвигом РСР влево, а начиная с триггера 11 к единоличным входам его и последующих триггеров подсоединены выходы логических схем И 1 б, 17, управляющих сдвигомРСР вправо.Первые входы логических схем И 1 З -15 подсоединены к выходу схемы ИЛИ 21,входы которой подключены к единичному выходу компаратора 18 и нулевому выходу компаратора 19.Аналогично первые входы логических схемИ 1 б, 17 подключены к выходу схемы И20, входы которой соединены с нулевым выходом компаратора 18 и единичным выходомкомпаратора 19.Вторые входы логических схем И 1 З - 15подключены к единичным выходам триггеров10 - 12 соответственно, вторые входы логических схем И 1 б и 17 - к единичным выходам триггеров 10 и 11 соответственно,Выходы логических схем ИЛИ 23, - 23,24, - 24, 25, - 25, соединены со входами донолнителвного ЛДП 22. Входы схем ИЛИ23, - 23, соответствующие первому разрядуЛДП 22, соединены с выходами соответствующих триггеров 3, - 3 регистра кода и с выходом триггера 9. Входы схем ИЛИ24, - 24 соединены с выходами соответствующих триггеров 4 4 регистра кода и с выходами триггеров 9 и 10 РСР, входы схемИЛИ 25 - 25, - с выходами соответствующих трипгеров 5 - 5 регистра кода и с выходами притгеров 9 - 11 РСР.Выходы трипгеров 9 - 11 подключены ковходу блока 2,Предлагаемый преобразователь работаетв двух режимах - при отсутствии и при наличии на входе импульсных помех.1) Режущим отсутствия импульсных помех.При подаче на клемму З 1 сипнала пускпреобразователь устанавливается в исходноесостояние, при котором триггеры 3, - 3,4, - 4 5, в , регистра кода и триггеры 10, 11,12, 2 б реверсивно-сдвигающего регистра находятся в состоянии О, а триггер 9 РСРи управляющий триггер 27 - в состоянии 1,При этом с выхода 1 триггера 9 на одиниз входов лопических схем И б, - б, управ.напряжения формируется эталонное напряже 50 ние для компараторов блока 2, соответствующее второму такту работы комбинированногопреобразователя.На входы логических схем ИЛИ55 2 З; + 2 Зподаются разрешающие потенциалы, соответствующие коду первого разряда,записанному в триггеры 3, - Зрегистра кода.На входы логических схем ИЛИ24, - 24, 25, - 25 п подается разрешающий по 5 О тенциал с выхода триггера 10 РСР, в результате чего на выходе ЛДП 22 формируетсяк,+1эталонное напряжениеК,; где1а . - значение первого разряда,-полученного65;на первом шаге;о, - вес первого разряда,ляющих записью сигналов с кодирующей матрицы в триггеры первого разряда регистра кода, подается разрешающий потенциал. Одновременно этот же потенциал подается на делитель напряжения блока 2 и дополнитель;ный ЛДТ 22, благодаря чему на выходах делителя напряжения,формируется эталонное напряжение для основной группы компараторов, а на выходе дополнительного ЛДП 22 10 формнруется эталонное напряжение У, =ниах (,1 пш:с - предел измерения),Но так как с выходов 1 триггеров регистра кода З - 3, 4, - 4, 5, - бподаны на 15ЛДП 1 запирающие потенциалы, на выходе ЛДП формируется эталонное напряжение сl, = О.С выхода 1 триггера 27 разрешающеенапряжение поступает также на вход схемы И 29, на второй вход которой подаются сигналы тактового генератора 28.С выхода О триггера 2 б разрешающийпотенциал поступает на вход О триггера 9 РСР.Так как на входы компараторов блока 2 идополнительных компараторов 18 н 19 поданы соответствующие эталонные напряжения с ЛДП 1 и 22, то на выходе,копирующей матрицы блока 2 появляется код того интервала диапазона измеряемых напряжений, в котором находится измеряемое напряжение.Первый импульс тактового генератора 28через схему И 29 (при наличии разрешающего потенциала триггера 27) переводит триггер 2 б в единичное состояние. При этом сигнал с выхода О триггера 2 б переводит триггер 9 во второе устойчивое состояние. Сигнал с его выхода обеспечивает запись кода из кодирующей матрицы в первый разряд регистра кода, а также переводит триггер 10 во второе устойчивое состояние, в результате чего на выходе ЛДП 1 формируется эталонное напряжение, соответствующее цифровому значению первого разряда, которое затем подает ся на второй вход компаратора 19 и на сме.щение делителя напряжения в блоке 2.На входы делителя напряжения блока 2подается разрешающий потенциал с выхода триггера 10 при этом на выходе делителя45 50 55 60 б 5 импульсная потакте работы отрицательной1 (Г - амплиту тпхУ -1 Напряжение с выхода ЛДП 22 подаетсяна эталонный вход дополнительного компаратора 18.Разрешающий потенциал с выхода триггера 10 подается также на входы лопическихсхем И 7 - 7. После подачи эталонных напряжений на все входы компараторов блока2 и дополнительных компараторов 18 и 19 навыходе кодирующей матрицы блока 2 формируются кодовые сигналы второго разряда кода, которые поступают на входы логическихсхем И б, - б, 7, - 7, 8, - 8, На выходедополнительной лопической схемы ИЛИ 21оказывается запирающий потенциал для схемИ 13 - 15 РСР (при отсутствии импульсныхпомех на входе).Компаратор 19, сравнивающий напряжеКцание -а с (/ находится в единичном со 1стоянии, так как на первом такте У,. бочьшеэталонного напряженияа; компаратор-1 тохд,18 - в нулевом состоянии, так как на первом такте(а + 1) ) Ь,.С выхода дополнительной схемы И 20разрешающий потенциал подается на схемыИ 16, 17 и 30, управляющие сдвигами РСРвправо, с выхода триггера 10 - на входысхем И 13, 16.Второй импульс с тактового генератора 28через схему И 29 переводит триггер 26 вО. Импульсы с выхода триггера 26 поступают на нулевые входы триггеров 10, 12 РСР.Триггер 10 переходит в О, а триггер 12остается в состоянии О, При этом импульсс выхода триггера 10 записывает соответствующие сигналы а из кодовой матрицы блока2 через схемы И 7, - 7 в тритгеры 4 - 4второго разряда регистра кода.Импульс с выхода триггера 10 не проходит через схему И 13 на единичный входтриггера 9, так как на второй вход схемыИ 13 подан запирающий потенциал с выхода схемы ИЛИ 21. По этой же причине непроисходит сдвига единицы влево в РСР, Импульс с выхода триггера 10 проходит черезлогическую схему И 16 на единичный входтриггера 11, переводя последний в состояние1,На этом заканчивается второй такт работы устройства,В дальнейшем преобразователь работаеттак же, как на первом и втором тактах.2) Режим наличия импульсных помех. Рассмотрим случай, когда меха появляется на втором преобразователя,Если импульсная помеха полярности, напряжение У,. + да помехи) может быть меньше если помеха положительной полярности -больше У,:,=( + 1)15В этом случае либо с нулевого выхода дополнительного компаратора 19, либо с единичного выхода дополнительного компаратора,18 на входы дополнительной схемы ИЛИ21 подается разрешающее напряжение, а на1 О,входы схемы И 20 - запирающие напряжения с выходов обоих компараторов,С выхода схемы ИЛИ 21 подается разрешающее напряжение на схемы И 13 - 15,а с выхода схемы И 20 - запирающий потенциал на схемы И 15, 16, 30.Второй импульс с выхода тактового генератора 28 через схему И 29 и триггер 26 переводит триггер 1 О в состояние О,Импульс с выхода триггера 10 поступаетна схемы И 13, 16, а так как на один извходов схемы И 13 подан разрешающий потенциал с выхода схемы ИЛИ 21, а на одиниз входов схемы И 16 - запрещающий потенциал с выхода схемы И 20, на выходесхемы И 13 появляется сигнал, который поступает на единичный вход триггера 9 РСРи на нулевые вхсды триггеров 3 - 3 первогоразряда регистра кода, Схема возвращаетсяв состояние первого такта.ЗО Далее работа схемы протекает аналогично.Оцифровка первого разряда считается законченной, если во втором такте появляетсяразрешающий потенциал на выходе схемыИ 20, а запрещающий - на выходе схемы35 ИЛИ 21 и происходит сдвиг вправо.Оцифровка последнего разряда будет закончена тогда, когда на выходе схемы И30 появится сипнал, ноторый,переведет управляющий триггер 27 в нулевое состояние.40 Предмет изобретения Аналого-цифровой преобразователь, содержащий блоки компараторов, делитель напряжения, кодирующую матрицу, регистр кода со схемами И, линейно-декодирующий преобразователь, реверсивно-сдвигающий регистр и генератор тактов, отличающийся тем, что, с целью улучшения защиты устройства от импульсных помех, в него введены дополнительные компараторы, дополнительные схемы И, ИЛИ, дополнителыный линейно-дакодирующий преобразователь, причем выходы дополнительных схем И, управляющие сдвигом реверсивно-сдвигающего репистра, подключе.ны к нулевым входам триггеров регистра кода, одни входы одной группы дополнительных схем И подключены к выходу первои схемы ИЛИ, входы которой соединены с нулевым выходом первого и единичным выходом второго дополнительного компаратора, одни входы другой группы дополнительных схем И подключены к выходу схемы И, входы которой соединены с единичным выходом первого и нулевым выходом второго дополнительТираж 780митета Совета Министтений и открытийушская наб., д. 4/5 57НИИ Изд650Государственного кпо делам иаобМосква, Ж, Р ав ПодписиСССР нп, Харьк, фил, пред. Патен ного компаратора; вторые входы первой и второй групп дополнительных схем И подключены к выходам соответствующих триггеров реверсивно-сдвигающего регистра; входы дополнительных схем ИЛИ, управляющих дополнительным линейно-декодирующим преобразователем, соединены с выходами триггеров регистра кода и ревероивно-сдвигающего реги 1 стра; вход первого дополнителыного компаратора соединен с выходом линейнодекодирующего преобразователя, вход второго дополнительного компаратора,подключен к выходу дополнительного линейно-декодирующего преобразователя.