Преобразователь кода

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 17 03 М 7/ МИТЕТТКРЫТИЯМ ГОСУДАРСТВЕННЫЙПО ИЗОБРЕТЕНИЯМПРИ ГКНТ СССР НИ вател КОМУ СВИДЕТЕЛЬ(56) Авторское свидетельство СССРМ 1481896, кл, Н 03 М 7/00, 1987,Авторское свидетельство СССРМ 1316092, кл, Н 03 М 7/06, 1986. 2(57) Изобретение относится к технике преобразования кодов и может найти применение для статического декодирования, Целью изобретения является повышение достоверности преобразования кода, С этой целью в преобразователь кода введены сумматоры 12 и 13 по модулю два, которые совместно с триггерами 2-9 и элементом НЕ 1 включены между информационным входом, тактовым входом 11 и выходом 14. 2 ил,5 10 25 30 35 Изобретение относится к технике преобразования кодов, в частности к преобразователям кодов, и мож;:т найти применение для статистического декодирования.Известен преобразователь кода, содержащий триггеры, регистры, элементы ИЛИ и элементы И, включенные между входной шиной информации, входной шиной тактовых импульсов и выходной шиной.Недостаток известного преобразователя кода - значительная сложность его конструкции.Наиболее близким по технической сущности к предлагаемому преобразователю кода является преобразователь кода, содержащий первый триггер, подсоединенный информационным входом к входной шине информации, второй триггер, соединенный прямым выходом с информационным входом третьего триггера, подключенного прямым выходом к информационному входу четвертого триггера, прямой выход которого соединен с информационным входом пятого триггера, элементН Е, подсоединенный входом к входной шине тактовых импульсов, шестой, седьмой и восьмой триггеры, входную шину включения и выходную шину.Недостаток преобразователя кода - значительная погрешность преобразования кода,Известный преобразователь кода не позволяет также обеспечить достаточно высокое быстродействие. Известнь,й пре- образователь кода не обеспечивает, кроме того, достаточно высокую помехоустойчивость и требует также значительного потребления энергии,Цель изобретения - повышение достоверности преобразователя.На Фиг, 1 изображена блок-схема оцного из вариантов предлагаемого преобразователя кода; на фиг, 2 - временные диаграммы, характеризующие ега работу,Преобразователь кода содержит элемент НЕ 1, первый-восьмой триггер 2-9, информационный вхсд 10, тактовый вход 11, сумматоры (вторай и первый) 12 и 13 по модулю два, выход 1.4, установочный вход 15,На фиг. 2 изображены тактовые импульсы, поступающие по входу 11; информационный сигнал на информационном входе 10 (фиг,2 б), сигнал на прямом выходе первого триггера (фиг,2 в), сигнал на прямом выходе второго триггера (фиг,2 г), сигнал на прямом выходе триггера (фиг.2 д), сигнал на прямом выходе четвертого триггера (фиг,2 е), сигнал на инверсном выходе пятого триггера(фиг,2 ж), сигнал на инверсном выходе шестого триггера (фиг,2 и), сигнал на прямом выходе седьмого триггера (фиг.2 к), сигнал на прямом выходе восьмого триггера (фиг,2 л), сигнал на выходе первого сумматора по модулю два (фиг,2 м), сигнал на выходе второго сумматора по модулю два (фиг,2 н), сигнал включения на установочном входе 15 (фиг.2 и),Работа предлагаемого преобразователя кода происходит следующим образом,По входу 10 поступают импульсы, представляющис собой код информационного сигнала (фиг.2 б), Эти импульсы подаются на информационный вход первого триггера 2, на инверсный и прямой входы синхронизации которогО подаются импульсы тактовой частоть 1 соответственно с входа 11 и с выхода элемента НЕ 1 (фиг.2 а), По положительному фронту тактовых импульсов информация переписывается на прямой выход первого триггера 2 (фиг,2 в), Последнее обеспечивает исключение возможности ошибки при приеме информации преобразователем кода, С прямого выхода первого триггера 2 информация поступает на информационный вход второго триггера 3, На выход второго триггера 3 информация переписывается по отрицательным фронтам тактовых импульсов (фиг,2 г). Па отрицательным фронтам тактовых импульсов информация последовательно и родвигается по третьему. четвертому, пятому, шестому, седьмого и восьмому триггерам 4-9(фиг,2 д, е, ж, и, к, л), С выхода седьмого и восьмого триггеров 8 и 9 информация суммируется на сумматоре 13 по модулю два (фиг,2 м), Результирующий сигнал вторично суммируется с информационным сигналом, поступающим по входу 10, на сумматоре 12 па модулю два (Фиг,2 н). С инверсного выхода сумматора 12 по модулю два на выход 14 поступает в результате этога дескремблиоованный сигнал, т.е, сигнал, преобразованный операцией, обратной скремблированию (статическому преобразованию),Таким образом, на вход 10 поступает скремблированный сигнал (подверженный статическому преобразованию), а с выхода 14 - дескремблированный сигнал,В предлагаемом преобразователе кода подсоединение пятого триггера к информационному входу шестого триггера 7 инверсным выходам обеспечивает исключение ошибки при большом количестве следующих один за другим логических "0" в нескремблированном сигнале. Это обеспечивается за счет устранения влияния плавааказ 3099 ВНИИП Тираж Подписноеосударственного комитета по изобретениям и открытиям при ГКНТ ССС113035, Москва, Ж, Раушскдя наб., 4/5 роизводственно-издательский комбинат "Патент", г, Ужгород, ул,Гагарина, 10 ющей "1", введенной в лнформационный сигнал при скремблировании.При поступлении по входу 15 уровня логического "О" происходит выключение устройства, что обеспечивается переводом триггеров в нулевое состояние на все время наличия этого уровня логического "0". Преобразователь кода, содержащий первый триггер, информационный вход которого является информационным входом преобразователя, второй триггер, прямой выход которого соединен с информационным входом третьего триггера, прямой выход которого соединен с информационным входом четвертого триггера, выход которого соединен с информационным входом пятого триггера, шестой, седьмой и восьмой триггеры, элемент НЕ, вход которого является тактовым входом преобразователя, о тл и ч а ю щ и й с я тем, что, с целью повышения достоверности преобразователя, в него введены сумматоры по модулю два, инверсный выход первого сумматора по модуло два соединен с первым входом второго сумматора по модулю два, инверсный выход которого является выходом преобразовате ля, второй выход подключен к информационному входу преобразователя, выход элемента НЕ соединен с прямым синхровходом первого триггера и инверсными синхровходами второго-восьмого триггеров, 10 поямой выход первого триггера соединен синформационным входом второго триггера, инверсный выход шестого триггера соединен с информационным входом седьмого триггера, выход которого соединен с пер вым входом первого сумматора по модулюдва и информационным входом восьмого триггера, прямой выход которого соединен с вторим входом первого сумматора по модулю два, инверсный синхровход первого 20 триггера и прямые синхровходы второго-восьмого триггеров подключены к тактовому входу преобразователя, входы установки нуля всех триггеров объединены и являются установочным входОм пре образователя.