Всесоюзная

ОПИСАНИЕИЗОБРЕТЕНИЯК ПАТЕНТУ Сааз Ссввтских Социалистических РеспубликЗависимый от пате Л. 1 л. Н 041 7/04 6 11 с 15 О1404727/26-9 о 18,11,1970 вл2240/69, Ш иоритет 18.11.1 Комитет по делам аобретений и открытата опубликования описания 13 Авторыпзобретенп Иностранцы Геран Андерс Хенрик Хемдал и Нилс Бертил Леннмаркер(Швеция) Иностранная фирма Телефонактиеболагет Л. М. Эрикссонаявите Я 1. гЦ,л БУФЕРНОЕ ЗАПОМИДЛЯ УПРАВЛЯЕМО НАЮЩЕЕ УСТРОЙСТВО СИСТЕМЫ ТЕЛЕСВЯЗИ Известны буферные запоминающие устройства для управляемой системы телесвязи с записанной программой, содержащие управляющий вычислительный блок, входной и выходной регистры.Недостаток известных устройств состоит в том, что они имеют усложненное схемное решение применительно к режиму работы с задержкой адресации.С целью обеспечения работы с задержкой адресации при одновременном упрощении и уменьшения требуемой емкости накопления в предлагаемое устройство включен ряд ячеек памяти, входные цепи которых соединены с регистрирующим счетчиком, генератором синхронизирующих импульсов и входным регистром, а выходные цепи ячеек памяти связаны со считывающим счетчиком и выходным регистром, при этом генератор синхронизирующих импульсов соединен с одними входами первых адресных регистрирующих цепей, друтие входы которых связаны с выходом регистрирующего счетчика, а выход входного регистра связан с одними входами вторых адресных регистрирующих цепей, другие входы которых соединены с выходом регистрирующего счетчика, причем каждая пара адресных регистрирующих цепей связана с соответствующей ячейкой памяти, имеющей на выходе цепь восстановления, другой вход которой связан с выходом считывающего счетчика, входкоторого, в свою очередь, соединен через схему ИЛИ с генератором синхронизирующихимпульсов, причем выходы всех считываю 5 щих цепей соединены через соответствующуюсхему ИЛИ с выходным счетчиком и со считывающим счетчиком,На фиг. 1 прведена олок-схема предлагаемого устройства; на фиг. 2 - примеры со 10 стояния блоков, входящих в состав устройства, в различные моменты времени,Устройство включает в себя управляющийвычислительный блок 1 с восемью ячейкамипамяти 2 - 9, в которых адресная информация15 может быть зарегистрирована через вентилиИ 10 - 17 и считана через вентили И 18 -25, каждый из которых образует ряд параллельных вентилей, Содержимое ячеек памятиможет быть, кроме того, приравнено нулю че 20 рез вентили И 2 б - 33, соединенные с нулевыми входами 34 - 41.Устройство также включает в себя генератор 42 синхронизирующих,импульсов, генерирующий с определенной тактовой частотой25 синхронизирующие импульсы, вызывающиешаговое движение регистрирующего счетчика43 через вентиль ИЛИ 44, так что числовыходов счетчика 43, соответствующее числуячеек памяти, последовательно циклическиЗО приводится в действие и парами открываютсявентили 10 - 17 и 26 - 33, кроме того, генерирующие синхропизирующие импульсы вызывают шаговое движение считывающего счетчика 45 через вентиль ИЛИ 46, в результате чего циклически приводятся в действие выходы считывающего счетчика 45 и открываются вентили И 18 - 25, Генератор 42 синхронизирующих импульсов также соединяется с одним входом вентилей И 26 - 33, соединенных с нулевыми входами 34 - 41 ячеек памяти 2 - 9, тем самым синхронизирующий импульс устанавливает ячейку памяти, указанную регистрирующим счетчиком 43, в нулевое состояние.Другой вход вентилей 10 - 17 соединяется с выходом входного регистра 47 через вентиль И 48, в результате адресная информация может быть зарегистрирована от регистра в ячейке памяти, указанной регистрирующим счетчиком 43. Эта адресная информация состоит из нескольких двоичных чисел, которые передаются через ряд параллельных проводников и вентилей, представленных на фиг. 1 одним вентилем и одним проводником, также соединенным с другим входом вентиля ИЛИ 44, и регистрация адресной информации вызывает шаговое перемещение регистрирующего счетчика 43. Выходы вентилей 10 - 17 соединяются с выходным регистром 49 через вентиль.ИЛИ 50, В выходном регистре 49 адреса, зарегистрированные от входного регистра, могут быть переданы с определенной задержкой. Выходы вентилей 10 - 17 соединяются с другим входом вентиля ИЛИ 46, тем самым считывание адреса вызывает шаговое продвижение считывающего счетчика 45.После того, как синхронизнрующий импульс вызывает шаговое продвижение регистрирующего счетчика 43 и считывающего счетчика 45 в момент времени 1 О предполагается, что запоминающее устройство находится в состоянии, показанном на фиг. 2, а. Таким образом, считывающий счетчик 45 указывает ячейку памяти 4, а регистрирующий счетчик 43 - ячейку памяти 7, при этом ячейки памя. ти 4, 5 и 6 устанавливаются в нулевое положение. В момент времени 1 р адрес Р, который отличен от нуля, передается от входного регистра 47 и регистрируется в ячейке памяти 7, указанной регистрирующим счетчиком 43. Регистрация вызывает продвижение регистрирующего счетчика 43 на один шаг от вентиля ИЛИ 44.Таким образом, запоминающее устройство переходит в состояние, показанное на фиг. 2, б.В момент времени 1, генерируетсп новый синхронизирующий импульс, в результате чего сначала ячейка памяти 8, указанная регистрирующим счетчиком 43, устанавливается в нулевое положение, затем регистрирующий счетчик 43 и считывающий счетчик 45 продвигаются на шаг вперед, и запоминающее устройство переходит в состояние, показанное 5 то 15 20 25 30 35 40 45 50 55 60 65 4па фиг, 2, в. Этот процесс повторяется в момент времени 1, запоминающее устройство переходит в состояние, показаное на фиг. 2,г.В момент времени 1 предполагается, что от входного регистра 47 имеет место новая регистрация с адресом Я. Этот адрес регистрируется в ячейке памяти 2, указанной регистрирующим счетчиком 43, Регистрация вызывает продвижение счетчика 43 на один шаг, и запоминающее устройство переходит в состояние, показанное на фиг. 2, д.В момент времени 1, генерируется новый синхронизирующий импульс, в результате чего счетчики продвигаются на один шаг, и ячейка памяти 3, указанная регистрирующим счетчиком 43 перед шаговым движением, устанавливается в нулевое положение, В результате шагового продвижения считывающего счетчика 45 указывается ячейка памяти 7, в которой зарегистрирован адрес Р,Таким образом, на выходе этой ячейки образуется выходной сигнал, который через вентиль ИЛИ 50 поступает к выходному регистру 49 и к другому входу вентиля ИЛИ 46. Считывающий счетчик 45 продвигается еще на один шаг вперед. Состояние управляюшего вычислительного блока 1 после этих операций показано на фиг. 2, е. За исключением изменений в счетчиках 43 и 45 адрес Р в этот момент времени оказывается в выходном регистре 49, который соединен с запоминающим устройсгвом так, что адрес, поступающий в регистр, немедленно адресуется. Адрес Р поступает из входного регистра 47 в момент времени 1 и с помощью управляющего вычислительного блока 1 получается задержка на два. полных периода тактовой частоты, Число периодов задержки зависит от количества ячеек памяти, установленных в нулевое положение, находящихся между ячейкой, указанной считывающим счетчиком 45, и ячейкой, указанной регистрирующим счетчиком 43 в начале процесса.На фиг. 2, яс показано состояние запоминающего устройства, полученное после генерации синхронизирующего импульса в момент времени 14. Этот импульс вызывает продвижение счетчиков 45 и 43 на один шаг.В момент времени 1 продвижение счетчика 45 вызывает указание ячейки памяти 2. Однако в этой ячейке зарегистрирован адрес Я, следовательно, этот адрес, как и адрес Р, считывается в выходной регистр 49, в то время, как счетчик 45 продвигается еще на один шаг, Возникает состояние, показанное на фиг. 2, з. В этом случае адрес, зарегистриро. ванный в момент времени 1, задерживается на два полных периода тактовой частоты, сч пан от момента времени, когда он регистрируется в управляющем вычислительном блоке 1, и до момента, когда он считывается с него.Таким образом, все временные задержки определенной длительности могут быть получены с помощью одного управляющего вычис362551 Яиг 1 лительного блока 1, что значительно уменьшает требуемую емкость запохншающего устройства. Предмет изобретения Буферное запоминающее устройство для управляемой системы телесвязи с загшсакной программой, содеркащее управляющий вычислительный блок, входной и выходной регистры, отлича ошееся тем, что, с целью обеспечения работы с задержкой адресации при одновременном упрощении схемного решения и уменьшении требуемой емкости накопления, в него включен ряд ячеек памяти, входные цепи которых соединены с регистрирующим счетчиком, генератором синхронизирующих импульсов и входным регистром, а выходные цепи ячеек памяти связаны со считывающим счетчиком и выходным регистром, при этом генератор синхронизирующнх импульсов соединен с одними входами первых адресных регистрирующих цепей, другие входы которых связаны с выходом регистрирующего счетчика, а выход входного регистра связан с одними входами вторых адресных регистрирующих цепей, другие входы которых соединены с выходом регистрирующего 10 счетчика, причем каждая пара адресных регистрирующих цепей связана с соответствующей ячейкой памяти, имеющей на выходе цепь восстановления, другой вход которой связан с выходом считывающего счетчика, 15 вход которого, в свою очередь, соединен через схему ИЛИ с генератором синхронизпрующих импульсов, причем выходы всех считывающих цепей соединены через соответствующую схему ИЛИ с выходным счетчи ком и со считывающим счетчиком.каз 241/4 Изд. М 1028 Тираж 404 ПодписноеНИИПИ Комитета по делам изобретений и открь 1 тий при Совете Министров СССРМосква, )К, Раушская наб., д. 4/5 ипография, пр, Сапунова, 2 4,1 2 5 4 д г 45 45 1 2 5