Устройство для усреднения вызванных откликов,: k. -.

361461 Союз Советских Социалистических Республик.Ч. Кл, С 061 15,20 Комитет по лелем изобретений и открытий ори Совете Министров СССРУДК 681,325(088.8) Дата опубликования описания 16.111.1973 Авторизобретения В, Г, Кривенко Заявитель Специальное конструкторское бюро биологического приборостроения АН СССРУСТРОЙСТВО ДЛЯ УСРЕДНЕ ВЫЗВАННЫХ ОТКЛИКОВ Предлагаемое устройство относится к специализированным вычислительным устройсгвам, может быть использовано в системахсинхронного статистического анализа откликов биологических объектов. 5Известны устройства для усреднения, вызванных откликов биологических объектов, содержащие преобразователь исследуемых сигналов в цифровую форму, суммирующее и запоминающее устройства, устройства уп равления и вывода.Такие устройства не могут вырабатывать стимулирующие воздействия со стохастическим характером следования, что не позволяет добиться значительного уменьшения мощ ности фоновой активности из-за адаптации биологических объектов.Предлагаемое устройство отличается тем, что выходная шина одного разряда ячеек запоминающего устройства соединена со вхо дом сумматора по модулю два, управляемого дешифратором состояний адресного регистра запоминающего устройства, и через ключевую схему - со входом ячейки кратковременной памяти, выход которого присоединен 25 ко входу записи упомянутого разряда запоминающего устройства, причем второй вход ключевой схемы присоединен к выходу сумматора по модулю два, а сигнал запуска внешнего источника стимулирующего воздей- ЗО ствия образуется на выходе схемы совпадения, на один вход которой подается сигнал разряда запоминающего устройства, а на другой - выходной сигнал дешифратора состояний адресного регистра этого запоминающего устройства.Сигнал запуска источника стимулирующего воздействия снимается с выхода вспомогательного триггера через схему совпадения, на второй -вход которой подается сигнал индикации нулевого состояния адресного регистра, причем разрешение на прием выходного сигнала разряда запоминающего устройства во вспомогательный триггер поступает с выхода дешифратора состояний адресного регистра.Усреднитель содержит управляющий триггер, устанавливаемый в единичное состояние импульсом, поступающим на запуск внешнего источника стимулирующего воздействия, нулевой выход управляющего триггера присоединен ко входу схемы совпадения, на второй вход которой поступает сигнал с выхода дешифратора двух состояний адресного регистра запоминающего устройства, соответствующего большому номеру адреса запоминающего устройства, а выход схемы совпадения присоединен к шине сброса в ноль этого адресного регистра, причем сигнал индикации нулевого состояния адресного регистра сбрасывает в ноль управляющий триггер,1461 363Единичный выход управляющего триггераприсоединен к разрешающему входу суммирующего устройства.Это позволяет задавать не только равномерный, о .и случайный характер следования стимулирующих воздействий и ускоритьусреднение вызванных откликов.Блок-схема предлагаемого устройства изображена на чертеже,Усрсднитель вызванных откликов состоитиз аналого-цифрового преобразователя 1,сумматора 2, цифрового запоминающего устройства 3, адресного регистра 4 этого запоминающего устройстьа, дешифратора 5 состояний адресного регистра, ячейка б кратковременного хранения информации, триггеров7 и 8, одноразрядного сумматора по модулюдва 9 ключевой схемы 10 и схем совпаденияУ11 и 12. В состав усреднителя входят такжеустройства управления 13 и вывода 14.Исследуемый процесс поступает на аналого-цифровой преобразователь 1. Выход последнего присоединен ко входу сумматора 2,второй вход которого присоединен к выходуцифрового запоминающего устройства 3. Выходные шины сумматора присоединены ковходным шинам запоминающего устройства.Цифровое запоминающее устройство представляет собой обычное запоминающее устройство, например, на ферромагнитных элементах, Разряды каждой его ячейки условноразбивают на две части, Один разряд (назовем его вспомогательным) каждой ячейкипредназначен для выработки псевдослучайной последовательности импульсов. Выходэтого разряда присоединен ко входу первоготриггера 7, ко входу сумматора по модулюдва 9 и ко входу ключевой схемы 10.Вход вспомогательного разряда запоминающего устройства присоединен к выходуячейки б кратковременного хранения информации (таким устройством может быть, например, обычный триггер). Остальные разряды (например, 15 1 г разрядов) предназначены для хранения накапливаемых значенийвызванных откликов, Эти разряды обмениваются информацией только с сумматором 2.Адресный регистр 4, представляющий собойобычный счетчик импульсов, соединен с соответствующими входами запоминающего устройства 3 и с дешифратором 5, выполненнымпо обычной схеме. Дешифратор устанавливает соответствие состояния адресного регистра двум выбранным числам (например,трем и двадцати). Один из двух выходов дешифратора, соответствующий меньшему числ, присоединен к стробирующему входусумматора 9. Другой его выход соединен состробирующим входом триггера 7, с управляющим входом сумматора 9 и со входомвторой схемы совпадений 12, Одноразрядныйс мматор 9 представляет собой простейшуюсхему для выполнения этой логической опсации, Он может быть выполнен, например, врации,виде счетного триггера со схемой совпад,енийна входе, разрешающей или запрещающей 4суммирование по модулю два. Выход сумматора 9 соединен со вторым входом ключевойсхемы 10, выход которой присоединен ко входу триггера б, Ключевая схема представляет5 собой простую логическую схему, передающую на выход сигналы первого или второговходов в зависимости от управляющего сигнала, Ее управляющий вход присоединен кшине 15 индикации нулевого состояния ад 10 ресного регистра 4. Эта шина присоединенатакже ко входу сброса триггера 8, ко входусхемы совпадения 11 и к устройству управления 13. Выход ключевой схемы присоединенко входу ячейки б, стробирующий вход кото 15 рой соединен с управляющим выходом запоминающего устройства 3. Сигнал на стробирующем входе ячейки б появляется по окончании цикла записи в любую ячейку устройства 3. Выход триггера 7 подсоединен ко вто 20 рому входу схемы совпадения 11, выход которой соединен с установочным входом триггера 8 и с выходной шиной, подающей сигналзапуска на внешний источник стимулирующего воздействия. Единичный выход триггера 825 присоединен к управляющему входу сумматора 9, а нулевой - ко второму входу схемысовпадений 12, Выход схемы совпадений 12присоединен к шине сброса в нуль адресногорегистра 430 Устройство управления 13, соединенное саналого-цифровым преобразователем 1, сумматором 2, запоминающим устройством 3,адресным регистром 4, устройством вывода14, управляет работой этих устройств. Уст 35 ройство вывода, соединенное с сумматором 2,выводит результаты усреднения по окончании анализа исследуемых данных, В простейшем случае устройство вывода представляетсобой осциллоскоп,40 Устройство управления 13, периодическивызывающее прибавление единицы к содержимому адресного регистра 4, по каждомуимпульсу увеличения адреса выдает командузапуска аналого-цифрового преобразовате 45 ля 1, команду считывания содержимого данного адреса запоминающего устройства 3,команду суммирования этого содержимого срезультатом аналого-цифрового преобразования и команду записи результата суммирова 50 ния по тому же адресу запоминающего устройства. Полный проход по всем ячейкам(адресам) запоминающего устройства, составляет цикл работы усрсднителя. Конеццикла отмечается появлением сигнала на ши 55 не 15 индикации нулевого состояния адресного регистра.Сумматор 2 складывает выборки входногопроцесса с содержимым ячеек запоминающего устройства только в том случае, если триг 60 гер 8 находится в единичном состоянии.В противном случае содержимое ячеек запоминающего устройства не изменяется, Триггер 8 устанавливается в единичное состояниеивыходным сигналом схемы совпадении 1 .65 Одновременно этот сигнал запускает источ55 60 65 ник стимулирующего воздействия; при этом усреднитель выполняет один цикл накопления. По окончании цикла сигналом индикации нулевого состояния адресного регистра 4 триггер 8 устанавливается в нуль, запрещая складывание входных данных с содержимым ячеек запоминающего устройства 3 и разрешая прохождение сигнала с выхода дешифратора 5 на шину сброса адресного регистра 4 через схему совпадений 12. В остальном работа устройств усреднителя в этом случае не отличается от описанной ранее. Псевдослучайная последовательность импульсов, появляющаяся на выходе схемы совпадений 11, образуется во вспомогательном разряде запоминающего устройства 3 одновременно с выполнением основных операций, описанных выше. За один проход по ячейкам запоминающего устройства выполняется один такт работы генератора псевдослучайной последовательности. Результатом любого такта может оказаться появление на выходе схемы совпадений 11 не более одного импульса запуска источника стимулирующего воздействия.Устройства, связанные со вспомогательным разрядом запоминающего устройства 3, работают в каждом элементарном цикле следующим образом, При опросе любой ячейки запоминающего устройства число, считанное из данной ячейки, остается в числовом регистре, а в ячейку записывается цифра, находящаяся в ячеике 6, По окончании записи в любую ячейку запоминающего устройства стробирующий сигнал из этого устройства устанавливает триггер в состояние, определяемое выходным сигналом ключевой схемы 10. Состояние ячейки б при этом определяется содержимым вспомогательного разряда предыдущей по номеру ячейки устройства 3, кроме того элементарного цикла, в котором на втором выхоле лешифратора адреса 5 появляется сигнал. Тогда ячейка б устанавливается через ключевую схему 10 в состояние, соответствующее выходному сигналу сумматора по молулю два 9. Выходной сигнал сумматора 9 зависит от содержимого ячеек, номера которых соответствуют появлению сигналов на первом и втором выходах дешифратор а 5. При появлении сигнала на стробирующем входе сумматора 9 последний принимает первое слагаемое из устройства 3. Появление сигнала на втором выходе дешифратора 5, т. е. на управляющем входе сумматора 9, вызывает проведение операции суммирования по молулю 12 на сброс адресного регистра 4. В этом случае усреднитель выполняет укороченный цикл работы, начиная сразу же новый цикл; в укороченном цикле вхолная информация не накапливается. Когда из впомогательного разряда последней ячейки укороченного цикла по шине 1 б вспомогательного разряда запоминающего устройства 3 считыва тся единица, она устанавливает триггер 7 в единичное состояние. По 5 10 15 20 25 30 35 40 45 50 сигналу индикации нуля адресного регистра 4 эта единица из триггера 7 поступает через схему совпадений 11 на запуск источника стимулирующего воздействия и на установку триггера 9 в единичное состояние. Таким образом в сумматоре 2 накапливается очередной отклик. До окончания полного цикла триггер 8 блокирует схему совпадений 12, препятствуя сбросу адресного регистра 4 в середине цикла. Сигнал индикации нулевого состояния адресного регистра, появляющийся в конце цикла на шине 15, сбрасывает в ноль триггер 8 и устанавливает ячейку о через ключевую схему 10 в состояние, соответствующее выходному сигналу сумматора по модулю два 9. В начале нового цикла это состояние ячейки б записывается в первую по номеру ячейку запоминающего устройства 3. Таким образом, в дополнительный разряд первой ячейки устройства 3 всегда записывается выходной сигнал сумматора, а в остальных ячейках происходит перезапись в каждом цикле солержимого ячеек в следующие по номеру ячейки. Это обеспечивает рециркуляцию информации в данном разряде ячеек устройства 3 и выработку псевдослучайной последовательности запускающих стимуляторов импульсов. Как было описано, генерирование последовательности не прекращается и в тех циклах, в которых накапливаются отклики, поэтому вероятностный закон следования импульсов запуска не нарушается и ни один импульс не пропадает. Для обеспечения правильной работы усреднителя в исходном состоянии сумматор 2, адресный регистр 4, триггеры 7, 8 и сумматор по модулю лва 9 устанавливаются в нулевое состояние, содержимое всех ячеек запоминающего устройства 3 равно нулю, а ячейка б устанавливается в елиницу, После пуска в работу по выполнении нужного числа накоплений откликов, количество которых может быть подсчитано по количеству импульсов запуска источника стимулирующего воздействия, в ячейках запоминающего устройства накапливается результирующая кривая усредненного отклика исследуемого объекта на разлражитель, Результат выводится из ячеек устройства 3 на устройство 14 по командам из устройства управления 13. Предмет изобретения Устройство лля усреднения вызванных откликов, содержащее аналого-цифровой преобразователь, суммирующее устройство, запоминающее устройство, соелиненное с алресным регистром и лешифратором алреса, устройство вывола и устройство управления, сослиненио" с адресным регистром, запоминающим устройством, суммирующим устройством, устройством вывода и аналого-цифровым преобразователем, соединенным с суммирующим устройством, полключеиным к устройству вывода и запоминающему устрой361461 л стимуаютрр Составитель А. ПлащинБ, Федотов Техред А. Евдонов Корректор А, Дзесо Редан аказ 954 Изд,1 Ти,рахн 404 Г 1 одписнЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССМосква, Ж, Раушская наб, д. 4/5 пография24 Союзполиграфпрома, Москва, Г, ул, Маркса - Энгельса,ству, отличающееся тем, что, с целью получения случайного характера стимулирующих воздействий, повышения быстродействия устройства, оно содержит триггеры, схемы совпадения, сумматор по модулю два, ключевую схему и ячейку кратковременного хранения информации, выход которой связан со входом запоминающего устройства, первый вход соединен со стробирующим выходом запоминающего устройства, а второй вход - с выходом ключевой схемы, первый вход которой соединен с выходом сумматора по модулю два, второй - с выходом вспомогательного разряда запоминающего устройства, с первым входом сумматора по модулю два и с единичным входом первого триггера, а третий с выходом индикации нулевого состояния адресного регистра, с входом устройства управления, с первым входом первой схемы совпадения и с нулевым входом второго триг гера, второй вход сумматора по модулю двасоединен с первым выходом дешифратора адреса, второй выход которого соединен с третьим входом сумматора по модулю два, с нулевым входом первого триггера и с пер вым входом второй схемы совпадения, выходкоторой соединен со входом сброса адресного регистра, а второй вход - с нулевым выходом второго триггера, единичный выход которого соединен с управляющим входом 15 суммирующего устройства, а единичныйвход - с выходом первой схемы совпадения,