330671

33067 Союз Советских Социалистических РеспубликК ПАТЕНТУ исимый ент аявлено 13,1 Х.1968 ( 1272527/18-24)риоритет 22.Х 1.1967 г.,ВП 42 тп/128476,ГДР М. Кл. 7/5 митет по дел изобретении и открыти при Совете Министре СССРпубликовано 24.11. 2 Бюплетень ъ ДК 681.325(088.8 а опубликования описания Ино вторыобретен нцыр и Клаус Грайнерическая Республика)родприятиеРехенмашиненическая Респ блика) Герхард Хритианма Демокр аттранноектронишДемократ вит ИЯ ДВОИЧНЫХ т 1 ИСЕ СТРОЙСТВО ДЕ ся к области вычислиастности, к арифметиво во ьн Это п ельных трицат од.Устройствитму.Делимое и ся в наозможно двига на ли остаток нормализу устройстве, в котором ие сдвига. В случае опительноь существлен Изобретение относиттельной техники и, в чческим устройствам.Известны устройства для деления двоичных чисел, содержащие регистры делимого, делителя, знака делимого и сумматор.Недостаток известных устройств заключается в том, что в них применяются длительные и громоздкие процессы кодирования для отрицательных делимых, остатков и частных, если все они представлены в дополнительном коде.Предлагаемое устройство отличается тем, что оно содержит блок распознавания конечного остатка и схему корректировки, выход которой подключен ко входу сумматора, первый вход схемы корректировки соединен с выходом знакового разряда регистра делителя, второй вход - с регистром знака делимого, а третий вход - через блок распознавания конечного остатка - с выходом регистра делияет производить деление отрицачных чисел без преобразования о делимого в дополнительный работает по следующему алг один плп более нулей, стоящих спереди, на каждый разряд сдвига записывается нуль, если делитель положительньш, и единица, если делитель отрицательный; при сдвиге на одну или более единиц на каждый разряд сдвига записывается единица, если делитель положительный, и нуль, если делитель отрицательный.Когда дальнейшая нормализация оказывается невозможной, осуществляется прибавление 1 О пли вычитание делителя с помощью сумматора от старших разрядов делимого или остатка, Если нормализованное делимое или остаток положительное, то делитепь вычитается, если он положительный, и прибавляется, если он 15 отрицательный. Если нормализованное делимое или остаток отрицательное, то делитель прибавляется, если он положительный, и вычитается, если он отрицательный.Когда остаток, полученный путем прибавле ния или вычитания делителя, будет положительным, то в частное записывается единица, если делитель положительный, и нуль, если делитель отрицательный. Если же этот остаток будет отрицательным, то в частное записывается нуль, если делитель положительный, и единица, если делитель отрицательный. После сложения или вычитания производитсясдвиг остатка на один разряд.Нормализация, в соответствии с алгоритмом, З продолжается в том случае, когда остатокможет быть нормализован; в противном случаепроизводится сложение или вычитание.Частное, вычисленное по данному алгоритму,будет правильньв 1, если будет выполнятьсяодно из следующих условий а, б или в: 5а) делимое и делитель положительны;б) де,лимое отрицательное, делитель положительный, а последний остаток равен пуло;а) делимое отрицательное, делитель отрицательный, а последнии остаток не равен нулю. 1 ОВо всех остальных случаях полученноечастное будет меньше на единицу и должнобыть скорректировано прибавлением единиць;,Для этого частное пропускается через сумматор. 15Для получения последнего остатка в по леднем этапе деления всегда производится ложение или вычитание без последующегосдвига, Полученный-ври этом остаток долженбыть еще скорректирован в следующих случаях:а) делимое положительое, остаток отрицагельный (коррекция путем прибавления положительного делите,ля.или вычитания отрицательного делителя);25б) делимое отрицательное, остаток большенуля (коррекция путем прибавления отрицательного делителя);в) делимое отрицательное, остаток меньшенуля (коррекция путем прибавления положи. ЗОтельного делителя или вычитания отрицательного делителя. Однако нескорректированнлыйостаток будет считаться последним остатком,если скорректированный остаток не равеннулю). 35Для лучшего понимания материала приводится несколько примеров,Пример 11011011:0110= 1010; остаток 1111Сложение п сдвигСдвигВычитание и сдвигВычитание СложениеПрибавление 1 1011 Делимое (остаток) Операция Частное Сложение и сдвиг 1011011001011010111110101111 -последнийостаток 1 45 10 100 1001Сложение и сдвигСдвиг Вычитание и сдвиг Вычитание Сложение 1 1 О 101 101060 Сигналы 1 о и 2 о выдаются с ячеек старшихразрядов регистра 2 или 1 и имеют значение знака делителя, делимого или остатка, Сигналы 2 о и 2, служат для распознавания, являются ли ячейки 0 и 1 регистра 2 одинаковыми Пример 2 1011100:0110= 1010, остаток 0000 ( - 36:6= - 6; остаток 0) Пример 3 1011101:0110= 1011, остаток 1011 ( - 35:6= - 5; остаток - 5) Рассмотрим блок-схему предлагаемого устройства, где регистр 1 является бинарным накопителем для записи и-разрядного делителя, Регистр 2 является к-разрядпым бинарным накопителем, в котором может производиться сдвиг в сторону единиц старших разрядов; в начале процесса деления в старших разрядах этого регистра записывается делимое. Ячейки разрядов в регистре 1, начиная со сгарших разрядов, имеют последовательную нумерацию 0, и - 1, а в регистре 2 - О.к - 1. Сигалы, соответствующие этим разрядам, имеют соответственно наименования 1 о", 1 П-, и 2 о". 2 л-Делимое или остаток делимого передается из ячеек 0. и - 1 регистра 2 на сумматор 3 по шине 4. Одновременно на сумматор через шину Б подается делитель из регистра 1. Выход сумматора 3 связан с ячейками О., и - 1 регистра 2 через шину б, а с ячейками к - и к - 1 - через шину 7. Имеется еще связь между ячейками, к - и к - 1 регистра 2 и одним из входов сумматора 3 через шину 8. Сумматор также принимает сигналы 9, 10, 11 и выдает сигнал 12, последний соответствует старшему разряду выхода, Через шину 13 выход с ячеек 1 к - 1 регистра 2 подается на вход ячеек О к - 2 для обеспечения сдвига влево. В блоке 14 производится преобразование сигналов 1 о, 2 о и 2, в сигналы 1 б, 1 б, 17 и 9, 10 согласно приводимой ниже таблице 11 о оо И 10 20 Таблица 3 Сигнална выходе 22 55 60 или разными, При появлении сигнала 15, если одновременно появляется сигнал 1 б, в частное в ячейку к - 1 регчстра 2 записывается нуль, если же вместе с сигналом 15 появляется сигнал 17, то - единица, После этого содержимое регисгра 2 сдвигается на один разряд влево по шине 13. Сигнал 9 переключает сумматор 3 на сложение, а сигнал 10 - на вычитание. Под воздействием сигнала 9 или 10 в сумматоре происходит объединение (по сумме или разности) данных из ячеек О гг - 1 регистра 2 с делимым из регистра 1. При этом сумма или разность подаегся по шине б на ячейки О и - 1 регистра 2, в частное записывается цифра в ячейку к - 1 регистра 2, а содержимое последнего сдвигается на один разряд. Для определения цифры, введенной в ячейку к - 1 регистра 2, производится опрос (в блоке 18) высшего разряда суммы или разности, образованной в сумматоре. Для этой цели на блок 18 подается сигнал 12, и в зависимости от сигнала 1, блок 18 формирует сигналы 19 и 20 согласно таблице 2. При воздействии сигнала 19 в частное в ячейку к - 1 регистра 2 записывается нуль, а при сигнале 20 - единица. После того как все разряды частного вычислены, блок распознавания 21 выаает сигнал 22 в том случае, если после запроса по шине 23 поступает ответ, что в ячейках О. гг - 1 регистра 2 остаток делимого равен нулю. Затем в блоке 24 формируется сигнал 11 в зависимости от поступления сигналов 22, 1 и и 25; последний поступает из регис 1 ра 2 б, в котором хранится знак делимого, Сигнал 11 формируется согласно таблице 3. Под воздействием сигнала 11 к частному, поданному по шине 8 на сумматор 3, прибавляется единица, после чего оно по шине 7 снова вводится в ячейки к - к - 1 регистра 2. Блок 27 формирует сигнал 28 из сигнала 25 регистра 26, сигнала 2, и сигнала 22 после последней операции деления (см. таблицу 4). 15 20 25 Зо 35 40 45 50 Под воздействием сигнала 28 происходит коррекция остатка последней операции деления. Этот скорректированный остаток не будет вводиться в качестве окончательного остатка в регистр 2, если делимое и нескорректированный остаток отрицательны и скорректированный остаток не равен нулю. В целях повышения скорости вычисления можно за одну операцию осуществлять сдвиг на несколько разрядов, если это позволяют условия нормализации.Аналогично в некоторых случаях можно не выполнять коррекцию частного путем пропускания его через сумматор. Для этой цели при определении последней цифры частного, если это цифра - нуль, при поступлении сигнала 11 в частное записывается обратная величина.Вполне очевидно, что данное изобретение может быть реализовано с помощью устройств, отличающихся от описанного выше. В частности, содержание изобретения не ограничивается тем, что частное определяется с правильным знаком. Может оказаться необходимым, независимо от знака результата, определяемого с помощью арифметических правил в соответствии со знаком числа, над которым произзодится действие, вначале вычислить положительное или отрицательное частное (например, с целью определения характера изменения частного), а затем уже дополнить его,Например, если описанное выше устройстзо изменить таким образом, что в блоках 14 и 1 для формирования сигналов 1 б, 17, 19 и 20 будет использоваться не сигнал 1, а сигнал 25, а блок 24 выдает сигнал 11 только тогда, когда приходяг сигналы 25 и 22. В этом случае всегда будет вычисляться положительное частное, которое потом дополняется, если числа, над которыми производятся действия, имеюг различные знаки Предмет изобретения Устройство для деления двоичных чисел, содержащее регистр делителя и регистр делимого, подсоединенные к сумматору, и регистр знака делимого, отличающееся тем, что, с целью осуществления деления отрицательных чисел без перевода отрицательного делимого в дополнительный код, оно содержит блок распознавания конечного остатка и схему корректировки, выход которой подключен ко вхо330671 Составитель А. А. Плащин Техред Т. Ускова Корректор Е.,Миронова Редактор Б. Нанмина Заказ 153 Изд,283 Тираж 448 Подписное ЦНИИПИ Комитета по делам изобретений и открь 1 тий при Совете Министров СССР Москва, Ж, Раущская наб., д. 4/5 Типография24 Главполиграфпрома, Москва, Г-И, ул. Маркса-Энгельса, 14 ду сумматора, первый вход схемы корректировки соединен с выходом знакового разряда регистра делителя, второй вход - с выходом регистра знака делимого, а третий вход - через блок распознавания конечного остатка с выходом регистра делимого,