Цифровое специализированное устройство

Зависимое от авт. свидетельстваКл 42 тттз, 7/38 Заявлено 271969 ( 1307042/18-24) с присоединением заявкиЯЧК 6 061 7 иоритет Комитет по делам обретений и открытий при Совете 1 т 1 инистров СССР. П, Кузнецов явитель ЦИФРОВОЕ СПЕЦИАЛИЗИРОВАННОЕ УСТРОЙСТВОЛЯ РЕШЕНИЯ ДИФФЕРЕНЦИАЛЬНЬ 1 Х УРАВНЕНИЙИ АРИФМЕТИЧЕСКИХ ЗАДАЧ рых через л одам прпращ х функций.На фпг. 1 приведена схема устройства; нафпг, 2, а, б, в в интеграт и схема соединения интеграторов для вычисления функций АХВ и А/В соответственно.Цифровое специализированное устройство(см. фиг. 1) выполнено на цифровых интегра торах 1, каждый пз которых имеет множествовходов АУНУь,ЙУ 2, дХ дХдХЗ, множество выходов аЕ, дУ 4, множество входов управления 5, один вход тактовых импульсов б и один выход разрешения 7.15 Выходы дЪ - д 24 интеграторов соединены соответственно со входамп дХ, - НХ 8 и Ы, - д 22 других интеграторов, а выходы разрешения 7 подсоединены к входам управления 5 других пнтеграторов. Ко входам 6 20 всех интеграторов подсоединен выход генератора тактовых импульсов.Каждый интегратор 1 содержит а-разрядный У-регпстр 8, и-разрядный Я-регистр 9, вентили управления 10 и переноса 11, линии 25 задержки 12, схемы совпадения 18 и ключи 14,У-регистр имеет множество счетных входов 15, и множество единичных выходов 16 триггеров У-регистра. Я-регистр имеет множество установочных входов 17, множество выходов 30 18, вход 19 считывания информации и множеИзобретение относится к области вычислительной техники.Известны цифровые специализированные устройства для решения дифференциальных уравнений и арифметических задач, выполненные на интеграторах, содержащих соединенные между собой У-регистр, Р-регистр, линии задержки и логические элементы.Однако известные устройства недостаточно быстродейственны и имеют невысокую точность вычисления при решении задач с большим числом операций умножения, деления.В предложенном устройстве эти недостатки исключены.Устройство отличается от известных тем, что в нем нулевые выходы триггеров Я-регистра каждого интегратора через схему совпадений подключены к дополнительным входам управления одного или нескольких других интеграторов; входы управления каждого интегратора подключены ко входам группы последовательно соединенных и зашунтированных нормально замкнутыми ключами вентилей, свободный вход первого из которых подключен к выходу источника тактовых импульсов, а выход последнего соединен со входом считывания информации с Й-регистра; единичные выходы триггеров У-регистра соединены с установочными входами триггеров Л-регистра через вентили переноса, вторые входы котопнпп задержки подключены ко вх ения аргумента интегрируемыНапример, если в У-регистре 8 находилось число У, то приращение на входе дХ, 3 вызовет помещение в Я-регистр 9 числа У,"2 - , округленного до и-го младшего разряда. После этого производится последовательная выдача приращений с выходов Ыо - Ы 4, начиная с приращения старшего веса. ство нулевых выходов 20 трпггеров Я-регистра, Счетные входы 15 1-регистра соединены с входами дУо - дУ 2, а выходы 18 Я-регистра - с выходами дЪ - дЛ 4. Входы дХо - аХ 3 интеграторов подсоединены ко входам линий задержки 12, а выходы линий задержки 12 - к одному из входов вентилей переноса 11, К другим входам вентилей переноса 11 подсоединены выходы 1 б У-регистра. Выходы вентилей переноса 11 подсоединены к установочным входам Я-регистра. Выходы 20 Я-регистра подсоединены к входам схемы совпадения И, а выход схемы совпадения 13 - к выходу разрешения 7. Вентили управления 10 соединены йеяду собой последовательно, так что один вход каждого вентиля соединен с выходом предыдущего, причем вход первого вентиля подсоединен к входу б, а выход последнего вентиля - к входу 19 считывания информации Я-регистра. Вторые входы вентилей управления соединены с одним из входов управления 5. Первый вход и выход каждого вентиля управления 10 связаны между собой через ключ 14, который в нормальном состоянии замкнут.Устройство работает следующим образом. - В Я-регистрах 9 и У-регистрах 8 интеграторов 1 хранятся определенные числа Е и У, записанные в двоичной системе, причем их величина Л,( 1. Двоичное число, хра) 12 нящееся в Я-регистре 9, представляется в виде множества приращений определенных весов. Например, число 0,10101 представляется в виде трех приращений весов 2 1, 2 о и 2 о, эти приращения последовательно выдаются с соответствующих выходов Ы 4 интеграторов 1 и поступают на входы дХ 3 и дУ 2 других интеграторов 1. Каждый интегратор 1 последовательно принимает приращения определенных весов на своих входах ИХо - НХ 3 и ИУо - дУ 2 и перерабатывает их в приращения на выходах Ыо - сЫ 4. При этом на каждый из входов ЫХ, 3 или АУ; 2 (где 1=0,1 и) поступает приращение только веса 2 . Каждое приращение на входе сУ, (где =0,1 и) поступает на с счетный вход 15 У-регистра 8, который является счетчиком с множеством счетных входов 15, и вызывает увеличение его содержимого У на величину 2 - ", т. е, действие У= У+2 - . Каждое приращение на входе дХ;,3 проходит через линии задержки 12, поступает на вентили переноса 11 и вызывает перенос содержимого У-регистра 8 в Я-регистр 9 со сдвигом на г разрядов вправо. 5 10 15 20 25 30 35 40 45 50 55 60 65 4Например, если в Я-регистре 9 лежит число 0,10101, то вначале с выхода аЛ 4 интегратора 1 выдается приращение веса 2 , затем с его выхода ЙЛ, выдается приращениевеса 2 о, и, наконец, с выхода дЛ д выдаетсяприращение веса 2-о. При этом очередное приращение с выхода дЛ 4 может быть выданотолько после того, как будут произведены вседействия, вызванные предыдущим приращением на выходе Ы 4, а также всеми приращениями на выходах дЛ 4 других интеграторов, порожденными этим предыдушим приращением. Далее приращение на один из входов аХ 3 интегратора 1 может поступитьтолько после того, как все приращения будут выданы с выходов дЛ 4. Это обеспечивается спомощью вентилей управления 10, схемы совпадения И и соединением выходов разрешения 7 одних интеграторов 1 с входами управления 5 других,Разрешающий потенциал на выходе схемысовпадения 13 появляется только при наличиинулей во всех разрядах Я-регистра 9, т. е.при Я=О. Эти разрешающие потенциалы свыходов разрешения 7 интегратора 1 подаются на входы управления 5 других интеграторов и управляют прохождением импульса свыхода генератора тактовых импульсов Хчерез последовательно соединенные вентилиуправления 10 на вход считывания информации 19 Я-регистра 9. Импульс, поступившийна вход 19, вызывает выдачу очередного приращения (наибольшего веса) с одного из выходов сЫ - дЛ 4.Интеграторы 1 собираются в схемы (схемынабора), в которых выходы дЛ 4 одних интеграторов подсоединены ко входам ЙХ 3 идУ 2 других. Эти схемы определяют функцию,вычисляемую на специализированном устройстве.Выходы разрешения 7 одних интеграторов 1соединены с входами управления 5 другихопределенным образом. Правила такого соединения определяются схемой набора интеграторов. При этом подсоединение выходовразрешения 7 одного из интеграторов 1 ковходу управления 5 искомого интегратора 1вызывает размыкание соответствующего ключа 14 (ключа 14, подключенного к вентилю 10, второй вход которого подсоединен кискомому входу управления 5 интегратора).Перед рассмотрением правил соединениявыходов разрешения 7 и входов управления 5интеграторов 1 введем некоторые понятия.Будем считать, что выход дЛ 4 одного интегратора 1 подсоединен к входу дХ 3(или дУ 2) другого интегратора 1, если каждый из выходов с 1 Л; 4 для =0,1 и первого интегратора 1 подсоединен к соответствующему входу дХ, 3 (или йУ, 2) второго интегратора 1,Назовем действия, вызываемые приращениями на входах ИХо - ИХ 3 и дУо - НУ 2,реализацией приращений соответственно повходам дХ 3 и дУ 2. Будем считать, что приращение на выходе с 1 Л 4 интегратора 1 реализовано, если опо реализовано по всем входам Х 8 и дУ 2, к которым подсоединен выход дЛ 4,Рассмотрим в схеме соединения интеграторов 1 некоторое отношение порядка, Будем считать, что интегратор 1, находится в отношении подчинения к интегратору 1 о (т. е. 1, подчинен 1 о), если выход сЫ 4 интегратора 1 подсоединен к входу ЫХ 3 интегратора 1,. Обозначим такое отношение 1 о)1, и будем считать это отношение транзитивным, т. е. если 1 ор 1, и 1:)1 о, то 1,)1,. В схеме соединения для каждого интегратора 1 существует два множества интеграторов (возможно пустых), первое - которым он подчинен, второе - которые подчинены ему.Рассмотрим одно цз правил подсоединения выходов разрешения 7 одних интеграторов 1 ко входам управления 5 других. К одному цз входов управления б каждого интегратора 1 подсоединяются выходы разрешения 7 всех тех интеграторов 1, которые подчинены искомому интегратору 1.Благодаря такому соединению реализация очередного приращения на выходе интегратора 1 возможна только при условии окончания действий реализации всех приращений на выходах интеграторов 1, которые подчинены искомому интегратору 1. Если выход сЫ 4 интегратора 1 подсоедцнен к входам дХ д нескольких интеграторов 1, например 1 о и 1 то выходы разрешения 7 интеграторов 1 о и 1 о подсоединяются ко входам управления 5 интегратора 1 а выход разрешения 7 одного из интеграторов 1, или 1 о подсоединяется ко входу управления о, соответственно интегратора 1 о или 1 о. Пусть, например, выход разрешения 7 интегратора 1, подсоединен ко входу управления 5 интегратора 1,. Благодаря такому соединению реализация очередного приращения на выходе дЛ 4 интегратора 1, производится в следующей последовательности. Вначале это приращение реализуется на входе аХ 8 интегратора 1 и производится реализация всех приращений, вызванных искомым приращением на выходе ЙЛ 4 интегратора 1 и на выходах всех интеграторов 1, которые подчинены интегратору 1 о. Затем аналогичный процесс производится во множестве интеграторов 1, которые подчинены интегратору 1 о,Так как приращения, поступающие на входы ЙХо - дХЗ проходят через линию задержки 12, это обеспечивает еще одно правило реализации приращений, которое заключается в том, что, если выход дЛ 4 одного интегратора 1 подсоединен ко входам аХ 3 ц дУ 2 нескольких интеграторов 1, то вначале каждое приращение с ьыхода аЛ 4 реализуется на входах с 1 У 2 иптеграторов 1 и только после окончания этого действия на входах сХ 3. 5 10 15 20 25 30 35 40 45 50 55 60 65 6В качестве примеров рассмотрим схемысоединения интеграторов 1 для вычисленияфункццй АХВ, А/В и / А. П р и м е р 1. Операции умножения А ХВ может быть выполнено с помощью устройства, схема набора интеграторов 1 которого показана на фиг. 2,б.Перед началом вычисления в У-регистры 8 интеграторов 1, 1 и 1 помещаются соответственно величины А, В ц О в виде двоичных кодов, т. е,А = а,2+ а, 2- + + а 2-" В = Ьо 2 + Ь 1 2 + + Ьп 2 " где ао, , ац Ьо , Ь-. (0,11. Вычисление начинается с поступления приращения веса 2 о на вход дХ 3 интегратора 1 ь Это приращение вызывает перенос величины А из У-регцстра 8 интегратора 1, в 1 с-регистр 9 и последовательную реализацию приращений ао 2 о,а,2 - 1 а 2 - 1 по входу ЙХ 8 интегратора 1 г Каждое приращение а,"2 -на входе дХ, 8 интегратора 1 (где =0,1 и) вызывает появление на выходе НЛ 4 интегратора 1 множества приращений суммарной величины Ь,а,"2 - + Ь,а,2 -- Ь, а 2 - ", которые поступают на У-регистр 8 интегратора 1 о ц последовательно увеличивают его содержимое. В результате реализации всех приращений а; 2 -на входе дХ 3 цнтеграто ра 1 о в У-регцстре интегратора 1 о накопится величина А В, округленная до п разрядов.В среднем на умножение требуется ( - 12( тактовых импульсов. Если делать частоту тактовых импульсов в 1,ига, что вполне допустимо при применении полупроводниковых элементов, то среднее время умножения 20-разрядных чисел (п=20) будет равно 100 мйсек.П р и м е р 2. Операция деления может быть выполнена с помощью специализированного устройства, показанного на фиг. 2,в. Перед началом вычисления в У-регистры 8 интеграторов 1 1 о и 1; машины помещаются соответственно делимое А, делитель В и число О, Вычисление вызывается последовательным поступлением множества 5 о приращений веса 2-о на вход сУХ 8 интегратора 1, Каждое 1-е приращение этого множества вызывает появление приращений суммарной величины АХ 2 о на выходе интегратора 1 о, (где Л 1 - величина в У-регистре 8 интегратора 1 о после реализации (1 - 1) -го приращения множества 5 о). Величина А 1 1 Х Х 2 - о умножается с помощью интегратора 1, на величину В, и результат вычитается в интеграторе 1 цз А 1, т. е. А = А 11 - В М КА 1 1 2 в . Так как перед началом вычисления А,=А, то А,=А - ВХ 2 - о(А+А, +А 1). Величийа А 1 убывает с ростом 1. Процесс вычисления заканчивается в том случае,275526 7когда п старших разрядов величины А становятся равными О, В результате вычисления (так как Ау =О) - =2 - о(А+А,Ау )4 о В процессе вычисления приращения 2-в Аус выхода интегратора 12 поступают на входсИ 2 интегратора 1 в У-регистре 8 которогонакапливается частное А/В.аВ среднем на деление требуется - 12тактовых импульсов (где 1 - число приращений множества 5,) . Величину 1 можно оценить по следующим формулам. Так как А= (1 - 2-в В)1 А =(1 - В)А и А(2 - ито (1 - В)1 ХА(2-". Таким образом, величина 1 зависит от значений А и В. При В)2-1,А(2 т имеем 1)п - 1. В этом случае для выполнения делений 20-разрядных чисел при тактовой частоте равной 1 Мга ореднее время де/п,ления будет равно менее- зхп=2000 мксек.2)Для ускорения деления необходимо при нормализации делать величину В как можнобольше, а величину А - меньше,Предмет изобретения Цифровое специализированное устройстводля решения дифференциальных уравнений и 5 арифметических задач, выполненное на интеграторах, содержащих соединенные между собой У-регистр, Р-регистр, линии задержки и логические элементы, отлача ощееся тем, что, с целью повышения точности вычисления, 10 в нем нулевые выходы триггеров Я-регистракаждого интегратора через схему совпадений подключены к дополнительным входам управления одного или нескольких других интеграторов; входы управления каждого ин тегратора подключены ко входам группы последовательно соединенных и зашунтированных нормально замкнутыми ключами вентилей, свободный вход первого из которых подключен к выходу источника тактовых им пульсов, а выход последнего соединен совходом считывания информации с Р-регистра; единичные выходы триггеров У-регистра соединены с установочными входами триггеровР-регистра через вентили переноса, вторые 25 входы которых через линии задержки подключены ко входам приращения аргумента интегрируемых функций.Типография, др. Сапунова,ЗаказЦНИИ 19 Тираж 480 ПКомитета по делам изобретений и открытий при Совете МипстМосква, Ж, Раушская наб., д. 4/5 писное СССР