Способ определения времени запаздывания элемента задержки

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 830515 5 Ц 5 0 04 Р 10/О ЕНИ К АВТ определения времени запаздывания элемента задержки заключается в том, что преобразуют последовательность импульсов с частотой следования 18 х в последовательность импульсов с временной модуляцией со средней частотой 1, изменяют частоту 18 х последовательности импульсов, определяют частоту 18 х, на которой подавляются спектральные составляющие на частотах (+а/Т, где а = 1, 3,5.Т1/(, измеряют частоту 1 вх и используют результаты измерения для вычисления времени запаздывания по формуле Тз = 1/2 Ьх, причем ( меньше тех в дробное число раэ. 4 ил. ратор 1 импульсной последовательелитель 2 с переменным коэффициеления (ДПКД), элемент 3 задержки, тор 4, триггер 5, анализатор 6 частотомер 7, блок 8 управления. правления по схеме фиг. За содертчик 9, а в случае выполнения по иг, Зб - пульт 10 и накопитель 11 я к радиоизмерить использовано ния наносекундржек различных езков линий, инляется повыш завой ие им 1 б,г); рителя эффи- вариа фиг, оснофункции фа тветствующ налов (фиг ации изме менным ко на фиг. 3 - авления; н ерителя на ания Т ледующ ГОСУДАРСТВЕННОЕ ПАТЕНТНОВЕДОМСТВО СССР(71) Московский институт связи(56) Авторское свидетельство СССРМ 1262443, кл. С 04 Р 10/00, 1984.(54) СПОСОБ ОПРЕДЕЛЕНИЯ ВРЕМЕНИЗАПАЗДЫВАНИЯ ЭЛЕМЕНТА ЗАДЕРЖКИ(57) Изобретение может быть использованопри измерении времени запаздыванияэлектрических сигналов в различных элементах задержки, Цель изобретения - повышение точности измерения временизапаздывания элемента задержки, Способ Изобретение относитстельной технике и может быдля прецизионного иэмереных и пикосекундных задефизических элементов (отртегральных схем и т.д.),Целью изобретения яние точности.На фиг, 1 изображенымодуляции(фиг. 1 а,в) и сооспектры модулируемых сигна фиг. 2 - пример реализна основе делителя с перециентом деления (ДПКД);анты реализации блока упр4 - пример реализации измве накопителя кодовИзмеритель врэлемента задержки емени эапаздыванипо схеме фиг, 2 содержит гене ности, д ентомд коммута спектра Блок 8 у жит сче схеме ф кодов.Изм элемент жит ген тельнос однораз коммута спектраСпо еритель времени запаздывания а задержки по схеме фиг. 4 содерератор 12 импульсной последоваи, накопитель 13 кода задержки, рядный статистический регистр 15, тор 16, триггер 17, анализатор 18 частотомер 19, блок 20 управления. об определения времени запаздыэлемента задержки базируется на их положениях;; При введении в сигнал с частотой Ьпилообразной фазовой модуляции с периодом Т - 1/Р1/Ь (фиг. 1 а) в его спектреприсутствуют составляющие на частотахЦ . пР, где и - О, 1, 2, 3 (фиг.1 б)..2, При вдвое меньшей амплитуде ивдвое большей частоте функции пилообразной фазовой модуляции (фиг, 1 в) в спектресигнала исчезают составлрющие на часто тах Ь ф вР, где а - 1, 3, 5, (фиг, 1 г).В соответствии с данным способом частота входной импульсной последовательности 1 вх делится в В или В + 1 раэ взависимости от текущего значения определенным образом сформированного кода управления, в результате чего в спектревыходного квазимеандра появляются дискретные составляющие на частотах Ь + пР,где п.=1,2, 3, 4, (фиг. 1 б). Часть импульсовполученной таким образом нерегулярнойпоследовательности пропускается черезэлемент задержки с временем запаздывания Тз, Алгоритм управления и частота 1 вхвходных импульсов при этом подбираютсятаким. образом, чтобы неравномерностьследования импульсов уменьшилась вдвое,до значения Тз =. 1/2 1 вх. Момент строгоговыполнения равенства фиксируется по исчезновению спектральных составляющих сномерами щ = 1, 3, 5, (см, фиг. 1 б). Далееизмеряют значение 1 и по формуле Т:1/2Ьвх рассчитывают время запаздывания элемента задержки,На основе данного способа может бытьреализовано несколько вариантов измерителей (фиг. 2, 4).В одном из них (фиг. 2) дробное давление частоты выполняется делителем 2 с переменным коэффициентом деления.Деление на В или на В + 1 осуществляетсяпо командам блока 8 управления, в которомформируется двоичный управляющий кодКфс) = Ь-Оепт (Ь/О),где К - номер импульса на выходе ДПКД 2.Давление осуществляется при условии, что код Ку(к)Ку(к), В противном случае входная последовательность импульсов делителя в В + 1 раз. Выходной импульс ДПКД 2 поступает на вход триггера 5 непосредственно, если код Ку(к)О/2 и через исследуемый элемент 3 задержки, если Кф)О/2.Такой режим прохождения импульсов обеспечивается коммутатором 4, управляемым старшим разрядом кода Ку(к), который формируется в блоке 8 управления.Блок 8 управления может быть выполнен либо на основе счетчика 9 (фиг. За). либона основе кодов 11 (фиг. Зб). В первом случае (. - гп, О - модуль пересчета счетчика 9,довательностью с частотой 5 вх, где= В 1; 0- код, подаваемый на вход накопителя 13кодов; Кфс) = Ва-Оепс (Ва/О),30 К- номера импульсов переполнения накопителя 13 кодов. Управление коммутатором 16 осуществляется сигналом старшего 35 разряда кода управления Кф), который запоминается в одноразрядном статическом регистре 15. Остальные элементы схемы фиг. 4 выполняют те же функции, что и аналогичные элементы в схеме фиг. 2.40 Частота выходного квазимеандра Ь ичастота Г в предлагаемом способе равны бс=, 0,5 1 вх/(В + ОО), Е 2 Ь ОО. Основным преимуществом предлагаемого способа определения времени запаздывания является его высокая точность,которая достигается за счет исключения операции измерения амплитуд спектрэль ных составляющих сформированного сигнала.формула изобретения Способ определения времени запаздывания элемента задержки, заключающийся 55 в том, что преобразуют последовательностьимпульсов с частотой следования вх в последовательность импульсов с временной модуляцией со средней частотой Ь, о т л ич э ю щ и й с я тем, что, с целью повышения точности, изменяют частоту 1 вх последовакод Ку(М) соответствует числу, накопленному в счетчике 9 в М-й момент времени. Если 5 блок 8 управления реализован по схеме,представленной на фиг. Зб, то код ., задаваемый с пульта 10, может принимать значения от 1 до 0 - 1, где 0-емкость накопителя кодов 11, код Ку(ф) соответствует числу, на копленному в М-й момент времени в накопителе 11 кодов. В обоих случаях (фиг, За,б) коммутатор 4 управляется сигналом со старшего разряда счетчика 9 или накопителя 11 кодов.15 Во втором варианте измерителя (фиг. 4)дробное деление частоты осуществляется с помощью накопителя 13 кодов, из сигнала переполнения которого и формируется ква-.эимеандр, На вход Й-разрядного накопите ля 13 кодов в этом случае подается код 0 "-(й/В) . 1., а й/В - выбирается исходя изтребуемой точности измерения запаздывания, В первом приближении точность измерения обратно пропорциональна 25 отношению Й/В, Тактирование накопителя13 кодов осуществляется импульсной после1830515 разряд Составитель В. Соловьевэктор С. Коляда Техред М. Моргентал Коррек Пе Производственно-издательский комбинат "Патент" г. Ужгоро,Гжгород, ул, агарина, 101 Заказ 2522 ТиражВНИИПИ Го а тПодписноеГосударственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Москва, Ж, Рауаская наб., 4/5