Устройство для преобразования кода

/О ОПИСАНИЕ ИЗОБРЕТЕНН АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ледовао СССР 1987 СССР 1987.(54) УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯКОДА(57) Изобретение относится к вычислительной технике и может найти применение в системах передачи цифровойинформации. Цель изобретения - повышение помехоустойчивости устройства. Устройство содержит счетчики 1,3, триггер 4, регистр 5, блоки 6,7памяти, сумматоры 19-26 по модулюдва, элементы НЕ 27,28, элементыИЛИ-НЕ 29,30, элементы И-НЕ 31, 1 ил.6005 50 55 3 173Изобретение относится к вычисли" ельной технике, в частности к уст" ройствам для преобразования кода, и может найти применение в цифровых системах передачи информацииИзвестно устройство для преобразования кода, содержащее блоки памя.ти, компараторы, триггеры, счетчики. .цешифраторы, коммутаторы и регистры, включенные между входными шинами информации и выходными шинами.Недостаток известного устройства для преобразования кода состоит в значительной сложности его конструкции.Наиболее близким по своей технической сущности к предлагаемому является устройство для преобразования кода, содержащее первый счетчик, под= соединенный входом установки нуля к входной шине начальной установки, второй счетчик, триггер, регистр, первый и второй блоки памяти, входные шины информации, входная шина тактовых импульсов, выходные шины, шину логической единицы, и шину логического нуля.Недостаток известного устройства - для преобразования кода состоит в малой помехоустойчивости. Известное устройство не обеспечивает также достаточно высокое быстродействие, не позволяет кроме того, получить достаточно высокую достоверность преобразования, не обеспечивает также доста точно высокую информативность.- На чертеже изображено устройство для преобразования кода. Предлагаемое устройство для пре" образования кода содержит первый сцетчик 1, шину 2 начальной установ"ки, второй счетчик 3, триггер 4, регистр 5, первый 6 и второй 7 бло"ки памяти, первую 8, вторую 9, третью10 и четвертую 11 входные информаци-. онные шины, шину 12 тактовых импульсов, первую 13, вторую 14, третью 15 и цетвертую 16 выходные шины, шину 17 логической единицы, шину 18 логического нуля, первый 19, второй 20, третий 21 и цетвертый 22 сумма" торы по модулю два, пятый 23, шестой 24, седьмой 25, восьмой 26 сумматоры по модулю два, первый 27, вто рой 28 элементы НЕ и второй 29 и первый 3 О элементы ИЛИ-НЕ и элементИ-НЕ 31Устройство работает следующим образом.Групповой поток информации в па" 5 раллельном коде поступает по входным шинам 8 - 11 информации на пер- вый 19, второй 20, третий 21 и четвертый 22 сумматоры по модулю два,накоторые подается также групповой поток информации соответственно с восьмого 26, шестого 24, седьмого 25 ипятого 23 сумматоров. Информация свыходов первого 19, второго 20, третьего 21 и четвертого 22 сумматоров помодулю два записывается в регистр 5соответственно по его первому, второму, третьему и четвертому информационным входам. Информация с выходов первого, второго, третьего 20 и четвертого разрядов регистра 5 пос"тупает соответственно на первую 13,вторую 14, третью 15 и четвертую 16выходные шины. Информация с выходовпервого, второго и третьего разря дов регистра 5 поступает соответственно на первый, третий и второй информационные входы первого блока 6памяти, Информация с выходов третьего и четвертого разрядов регистра 5подается на первый и второй инфор"мационный входы второго блока 7 памяти. На первый, второй, третий, чет"вертый, пятый и шестой адресные входы первого 6 и второго 7 блоков,памяти поступает информация соответЗ 5 ственно с выходов второго, третьегои четвертого разрядов второго счетчика 3 и с выходов первого,. второго итретьего разрядов первого сцетцика 1.Информация с выхода цетвертого раэ ряда первого счетчика 1 поступает наседьмой информационный вход первогоблока 6 памяти. Информация с выходовэлемента И-НЕ 31 и первого элемента ИЛИ-НЕ 30 подается соответственно на входы разрешения выходных сигналов и на входы выбора кристалла пер"вого б и второго 7 блоков памяти,а информация с выхода второго элемен"та НЕ 28 " на входы разрешения записи-считывания первого 6 и второго 7 блоков памяти.Первый 1 и второй 3 счетчики сов" местно с триггером 4 обеспечивают деление частоты последовательности тактовых импульсов, поступающей по шине 12 тактовых импульсов. При этом ., Фазирование триггера 4 и первого 1 и второго 3 счетчиков осуществляется51)3 сигналом начальной установки, посту-" пающим через достаточно большие интервалы времени по входной шике 2 начальной установки, Последователь- . ность тактовых импульсов с шины 12 тактовых импульсов подается через первый элемент НЕ 2 на первый эле" мент 3.0, на который поступает также сигнал с прямого выхода триггера 4. Сигнал с прямого выхода триггера 4 подается, кроме того, на элемент И-НЕ 31, на который через второй элемент НЕ 28 проходит сигнал с выхода первого разряда второго счетчика 3. При этом сигналы с выходов первого и третьего разрядов второго счетчика 3 и с инверсного выхода триггерапроходят на вход синхронизации регистра 5.Информация с первого б и второго 7 блоков памяти поступает на пятый 23, седьмой 25, восьмой 26 и шестой 24 сумматоры, которые совместно с первым 19, вторым 20, третьим 21 и четвертым 22 сумматорами и регистром 5 обеспечивают статистическое преобразование входной информации. Это преобразование заключается в сложении входной информации с псевдослучайной, в результате чего на выходных шинах 13 - 16 формируется квазислучайный сигнал, обладающий большей помехоустойчивостью по сравнению с исходным информационным сигналом,60056 выход триггера соединен с входамисинхронизации первого и второго счетчиков, первым входом второго элемента ИЛИ-НЕ и информационным входомтриггера, вход установки нуля которо-нр подключен к шине начальной установки, вход синхронизации триггераобъединен с входом первого элемента НЕ и подключен к шине тактовыхимпульсов, выход первого элемента НЕсоединен с вторым входом первогоэлемента ИЛИ-НЕ, выход второго элемента НЕ соединен с вторым входом 5элемента И-НЕ и входами разрешениязаписи-считывания, первого и второгоблоков памяти, выход первого разрядавторого счетчика соединен с входомвторого элемента НЕ и вторым входомвторого элемента ИЛИ-НЕ, выход которого соединен с входом синхронизациирегистра, выход второго разряда второго счетчика соединен с первымиадресными входами первого и второгоблоков памяти, выход третьего разряда второго счетчика соединен стретьим входом второго элемента ИЛИНЕ и вторыми адресными входаии первого и второго блоков памяти, выходчетвертого разряда второго счетчикасоединен с третьими адресными входами первого и второго блоков памяти, выход переноса второго счетчикаподключен к входу переноса первогосчетчика, выходы первого, второго иФормула изобретения Устройство для преобразования ко," да, содержащее счетчики,. входы уста. новки нуля которых объединены и подключены к шине начальной установки, триггер, регистр, блоки памяти, входные и выходные информационные вины и шину тактовых импульсов, о тл и ч а ю щ. е е с я тем, что, с . целью повышения помехоустойчивости устройства, в него введены сумматоры по модулю два, элемент НЕ, элемент ИЛИ-НЕ, элемент И-НЕ, шина логической единицы и шина логического нуля,прямой выход триггера соединен с первыми входами элемента И-НЕ и первогоэлемента ИЛИ-НЕ, выход которого. соединен с входами выбора кристалла пер"вого и второго блоков памяти, выходэлемента И-НЕ соединен с входамиразрешения выходных сигналов первогои второго блоков памяти, инверсный третьего разрядов которого соединены соответственно с четвертым, пятым и шестым адресными входами первого и второго блоков памяти, выход четвертого разряда первого счетчика соединен с седьмым адресным входом первого блока памяти, первь 1 е входы первого-четвертого сумматоров по модулю, два подключены к одноименным входным информационным шинам, выходы первого-четвертого сумматоров по модулю два соединены с одноименными инфор - мационными входами регистра, выходы первого, третьего, второго и четвертого разрядов которого соединены со"50ответственно с первым информационнымвходом первого блока памяти, вторым информационным входом первого блока памяти и первым инфор"мационным входом второго блокапамяти, третьим информационным входом первого блока памяти и вто-" рым информационным входом второго блока памяти.и подключены к одноименным выходным информационным. Заказ 1824 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГЮТ СССР 113035, Москва, Ж Раушская наб., д. 4/5Производственно-издательский комбинат патент", г.ужгород, ул. Гагарина,301 шинам, выходы первого, второго итретьего разрядов первого блока памяти соединены соответственно с первымивходами пятого и шестого сумматоровпо модулю два, первым входом седьмо"го сумматора по модулю .два и вторымивходами пятого и седьмого сумматоров по модулю два, выходы первого ивторого разрядов второго блояа памяти соединены, соответственно с первым входом восьмого сумматора по модулю два и вторыми входами шестого ивосьмого сумматоров по модулю два, з,выходы пятого, шестого, седьмого ивосьмого сумматоров по модулю двасоединены с вторыми входами соответ" 058ственно третьего, второго, четверть ,го и первого сумматоров пь модулю два, вход установки единицы триггера, вход разрешения параллельной записи регистра, вход разрешения счета и вход параллельной загрузки первого счетчика, вход разрешения счета, . .вход перноса и вход параллельной загрузки второго счетчика подключе" ны к шине логической единицы, восьмой адресный вход и четвертый инФормационйый вход первого блока памяти, седьмой и восьмой адресные входы и третий и четвертый информа" ционные входы второго, блока памяти, подключены к шине логического нуля.