Преобразователь логарифмического кода в двоичный код

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХ;РЕСПУБЛИК 716506 А яу 6 06 Р 7/5 ПИСАНИЕ ИЗОБРЕТВТО РСКОМУ СВИДЕТЕЛЬСТВУ О ИЯ ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИПРИ ГКНТ СССР 1(71) Таганрогский радиотехнический инеютут им. В,Д. КалмйкаваР 2) В.ЕЗолотовский и Р.В,Коробков(Ьб) Авторское свидетельство СССРЬ 1024 И 1, кл. 6 06 Р 7544, 1981,Авторское свидетельствоСССРМ 631924, кл. 6 06 Р 15(20, 1976.(57) Изобретение относися к вычислительной технике и может быть использовано при . построении универсальных и специализированных цифровых вычислительных машин. Целью .изобретения является упрощение устройства иповышение его быстродействия. Цел.ь достигается. щм, что в устройство, содержащее постоянное запоминающее устройство б,умножитель 8, сумматор 7, сдвигатель 9, групву элементов И11, вводятся группа элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 10 и элемент НЕ 12, В результате устройство упрощается и быстродей.ствие его повышается. 1 ил.5 10 15 20 25 30 40 50 Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных машинах при обработке радиолокационных сигналов, для решения задач распознавания и т.д,Известны устройства для потенцирования. Потенцирование может производиться в последовательных кодах (см., например, авт, св. ЬЬ 538366)Такое устройство содержит три регистра, два сумматора-вычитателя, блок определения знака, блок анализа сходимости, блок сброса, блок повторения итераций, устройство управления, элементы И.Недостатком такого устройства является малое быстродействие и большой расход оборудования.Более быстродействующим является устройство по авт, св. М 662937. Это устройство содержит три регистра, два сумматора, .сдвигатель, два коммутатора, триггер, шифратор, элементы И, ИЛИ,Недостатком этого устройства является малое быстродействие и большой расход оборудованияЕще большим быстродействием обладает матричное устройство для потенцирования (см. авт. св, Ф 1024911), Такое устройство содержит и сумматоров-вычитателей и и матриц.элементов И, Недостатком этого устройства является большой расход оборудования. Наиболее близким по технической сущности к заявляемому устройству является устройство по авт. св. М 631924. Это устройство содержит постоянное запоминающее устройство (ПЗУ), оперативную память (ОП), умножитель; регистр, блок маскирования,блок выделения младшей зоны, блок определения нулевых значений аргумента, блок управления, причем вход устройства через регистр и блок масштабирования соединен с входами блока выделения младшей зоны,ПЗУ и блока определения нулевых значений аргумента, блок управления, причем вход устройства через регистр и блок масштабирования соединен с входами блока выделения младшей зоны, ПЗУ и блока определения нулевых значений аргумента,выходы последнео соединены с входами. блока управления, выходы ПЗУ и блока выделения младшей зоны соединены с входами ОП, входы-выходы умножителя соединены с входами-выходами ОП и блока управления, выход ОП является выходом устройства,Недостатком этого устройства являетсябольшой расход оборудования Целью изобретения является упрощение устройства и повышение его быстродействия.Цель достигается тем, что в устройство,содержащее постоянное запоминающее устройство, умножитель, сумматор, сдвигатель, группу элементов И, введены группаэлементов ИСКЛЮЧАЮЩЕЕ ИЛИ и элемент НЕ, причем первая группа входов устройства соединена с входами ПЗУ, втораягруппа входов устройства соединена с первой группой входов умножителя, третьягруппа входов устройства соединена с первой группой входов сдвигателя, четвертыйвход устройства соединен с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и первым входом устройства, пятый входустройства через элемент НЕ соединен спервыми входами элементов И, первая группа выходов ПЗУ соединена с первыми входами сумматора, вторая группа выходов,ПЗУ соединена с вторыми входами умножигеля, выходы умножителя соединены с вторыми входами сумматора, выходысумматора через сдвигатель и элементы ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с вторымивходами элементов И, выходы последнихявляются второй группой выходов устройства.Предлагаемое устройство по сравнению с прототипом имеет отличительные существенные признаки - решение отвечаеткритерию "новизна", а по сравнению с аналогами отвечает критерию "существенныеотличия". Предлагаемое устройство позволяет существенно экономичнее реализовать преобразование логарифмическогокода в двоичный, Быстродействие устройства при этом не уменьшается, значит, достигается положительный эффект,Схема. устройства приведена на чертеже, где показаны входы 1-5 устройства, ПЗУ6, сумматор 7, умножитель 8, сдвигатель 9,элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 10, элементы И 11, элемент НЕ 12, выходы 13, 14устройства.Логарифмический код некоторого числаимеет следующий формат: э 1 дп, г, К 1, К 2, гдев однобитовом поле з 1 дп записывается знакчисла а;в однобитовом поле г записывается код1, если а=0; .в и-разрядном поле К 2 записываетсядробная частьод 2 а 1 в обратном коде;в поле К 1, имеющем 1 одгп, разрядов,записывается целая частьод 2 а .При такой структуре кода числоа 1 8.11 записывается как и в обычном двоичном коде с точностью 2", Прип=15 имеем К 1=4, К 2=.15 и логический кодсодержит 21 разряд. Знако 92 а всегдаотрицателен и поэтому не записывается.На входы 1, 2 поступают разряды г изцп логарифмического кода соответственно. На входы 3 поступают разряды К 1, На 5входы 4 поступают старшие разряды поляК 2 (К 2 ст) и на входы 5 - младшие К 2 мл;Старшие разряды К 2 с входов 4 поступаютна адресные входы ПЗУ 6. С первой группывыходов ПЗУ 6 считывается значение 10-К 2 ст2 , которое проходит на первые входысумматора 7, С,второй группы выходов ПЗУ6 считывается производная (2 ) при К К 2 ст,которая поступает на входы умножителя 8.На вторые входы умножителя 8 с входое 5 15поступает К 2 мл, Выходы умножителя соединяются с второй группой входов сумматора7. Выходы сумматора 7 через сдвигатель 9 иэлементы ИСКЛЮЧАЮЩЕЕ ИЛИ 10 соединяются с входами группы элементов И 11. 20По вторым входам элементы И 11 управля.ются инверсией сигнала 2, формируемой,вэлементе,НЕ 12. С выходов 13 считываютсязначащие разряды обратного кода числа а,с выхода 14 - его знак, 25Рассмотрим работу устройства,Двоичный код модуля числа а равена=2 1,к 2=2 к 1 2 о,к 2=2-к 1(2.о, км+30+(2 )" (-О, К 2 млС первых выходов ПЗУ 6 считывается значение 2 ок 2", втоьи - (2 к)1, В уйюжителе 8 формируется произвекдение (2 ), 35 (-О,К 2 мл). Значения 2 ок "и (2 ) (-О, К 2 мл) поступают на входы сумматора 7, Умножение полученной суммы на 2 производится в сдвигателе 9, Так как К 1 - целое число, то умножение на 2 равносильно арифмети ческойу сдвигу на К 1 разрядов в сторону младших разрядов. В элементах ИСКЛЮЧАЮЩЕЕ ИЛИ 10 формируется обратный код числа а. Если а ФО(=0), сформирован.-. ные значащие разряды обратного кода чис ла а проходят на выход 13, если 21, на выходах 13 код О, Преобразователи логарифмического кода в двоичный в настоящее время промышленностью не выпускаются, поэтому за базовый объект возьмем прото тип.Сравним базовый объект и предлагаемое устройство по быстродействию. В базовом обьакте аргумент х записывается в регистр. Аргумент делится на младшую и 55 старшую части. Определяется число нуле. вых значений аргумента и по ним - число необходимых итераций, В худшем случав (при х, близком к единице) потребуется выполнить восемь операций умножения. В предлагаемом устройстве понадобится только одна операция умножения. Следовательно, быстродействие предлагаемого устройства примерно в 4 раза выше, чем у базового объекта.Сравним базовый объект и предлагаемое устройство по расходу оборудования, И базовый объект и предлагаемое устройство содержит ПЗУ и умножитель. Так как базовый объект позволяет работать лишь с 0Х( 1, то для обеспечения преобразования логарифмического кода в него необходимо ввести сдвигатель. Базовый объект позволяет формировать только положительные числа, для формирования обратного кода числа а 0 в него необходимо ввести элементы ИСКЛЮЧАЮЩЕЕ ИЛИ и И, Поскольку сумматор 7,в предлагаемом устройстве требует существенно меньшегорасхода оборудования, чем регистр в базо-.вом объекте, блок маскирования, блок определения нулевых значений аргумента, блок выделения младшей эоны, блок управления, оперативная память базового объекта, то предлагаемое устройство окажется существенно экономичнее базового объекта,Формула изобретения Преобразователь логарифмического кода в двоичный код, содержащий блок памяти, умножитель, сумматор; сдвигатель и группу элементов И, отл ич а ю щи й с я тем, что, с целью упрощения устройства и повышения быстродействия, он содержит группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и элемент НЕ, причем вход старших разрядов дробной части аргумента преобразователя соединен с адресным входом блока памяти, первьй и второй выходы которого соединены соответственно с входом первого слагаемого сумматора и входом первого сомножителя умножителя, вход второго сомножителя которого соединен с входом младших разрядов дробной части аргумента, вход целой части аргумента которого соединен с управляющим входом сдвигателя, информационный вход которого соединен с выходом сумматора, вход второго слагаемого которого соединен с выходом умножителя, разрядные выходы сдвигателя соединены с первыми входами соответствующих элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы, вторые входы и выходы которых соединены соответственно с входом знака числа устройства и первыми входами соответствующих элементов И группы, вторые входы которых через элемент НЕ соединены с входом признака нулевого аргумента уст1716506 Составитель В,ЗолотовскийРедактор Т,Лошкарева Техред М,Моргентал Корректор Л. Бескид Заказ 613 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж-Зб, Раушская на 64/б Производственно-издательский комбинат "Патент", г, Ужгород, ул. Гагарина, 101 ройства, выходы элементов И группы соединены с выходом кода. результата устройства,выход знака которого соединен с входомзнака числа устройства,