Синтезатор частот

(сю Н 03 1 7/18 ГОСУДАРСТВЕННЫЙ КПО ИЗОБРЕТЕНИЯМ ИПРИ ГКНТ СССР ИТЕТКРЫТИЯМ П ИЕ ИЗОБРЕСВИДЕТЕЛЬСТВУ АВТ РСКО ления, н кодовы нальны татель интегри ряда У ла дост информ ванный их на постоя 12 не о ного в сть за измен третье стабил мого с Синтезатор частот работает следующимобразомВыходной сигнал опорн1 с частотой Е поступаетФД 2 и синхронизируетфазовои автоподстройки,хронизма частота Е выходнрестраиваемого генераторавыражениемЕ = Е,(й+ п/С 1) при О иО,где М и п/О соответственно целая и дробнаячасти общего коэффициента деления (й - коэффициент деления ДПКД 5; и и О - соответственно значения аргумента и модулянакопителя кода 6),ДПКД 5 делит частоту Е и й или И+1 разв зависимости от логического уровня "0" или"1" с выхода переполнения накопителя кода6. С выхода ДПКД 5 импульсы поступаютна тактовый вход накопителя кода б и синхого генератора на первый вход работу кольца В режиме синого сигнала пе определяется(57) Изобретение относится к радиотехнике, Цель изобретения - повышение спектральной чистоты выходного сигнала. Синтезатор частот содержит опорный генератор 1, фазовый детектор 2, фильтр 3 нижних чэстм перестраиваемый генератор 4, делитель 5 частоты с переменным коэффициентом де-,Изобретение относится к радиотехнике и может быть использовано в приемопередающих и измерительных устройствахЦелью изобретения является повышение спектральнои чистоты выходного сигнала,На фиг,1 представлена структурная электрическая схема синтезатора частот; на фиг.2 - временные диаграммы, поясняющие работу синтезатора частот.Синтезатор частот содержит опорный генератор 1, фазовый детектор (ФД) 2, фильтр 3 нижних частот, перестраиваемый генератор 4, делитель частоты с переменным коэффициентом деления (ДПКД) 5, накопитель кода б, формирователь кодовых управляющих сигналов (ФКУС) 7, двухканальный распределитель сигналов (ДРС) 8, вычитатель кодов 9, мультиплексор 10, цифроаналоговый преобразователь (ЦАП) 11, интегрирующее звено 12, элемент разряда 13. акопитель 6 кода, формирователь 7 х управляющих сигналов, двухкай распределитель сигналов 8, вычикодов 9, мультиплексор 10, ЦАП 11, рующее звено 12 и элемент 13 раэлучшение спектра выходного сигнаигается преобразованием текущей ации накопителя кода 6 в нормировременной сдвиг. Колебания питаюпряжений ЦАП 11 и нестабильность ной времени интегрирующего звена ражаются на величине нормированеменного сдвига, поскольку скоро- ряда интегрирующего звена 12 ется одновременно на втором ивременных интервалах, сохраняя ность временного сдвига формируегналэ, 2 ил, 16566805 10 15 20 25 30 35 40 5 50 55 ронизируют его работу. В пределах модуля (емкости) 0 накопителя кода б изменение информации п МТ на его выходе происходит с постоянным приращением в моменты прихода тактовых импульсов. При этом на выходе переполнения накопителя кода б присутствует логический "0". При значениях текущей информации и МТ, превышающих величину О, накопитель кода 6 формирует на выходе переполнения логическую "1" и производит запись в память значения остатка, Затем процесс заполнения накопи геля кода б повторяется, Текущая информация накопителя кода 6 преобразуется в код 0-и МТ вычитателем кодов 9 и подается на второй вход мультиплексора 10. При подаче с выхода переполнения накопителя кода б на управляющий вход ФКУС 7 логического "0" на его выходе формируются коды чисели -1, предназначенные для управления первым и вторым каналами ДРС 8 соответственно. При подаче логической "1" формируемые на кодовом выходе Ф КУС 7 числа возрастают на единицу и принимают значения +1 исоответственно.Импульсы с выхода ДПКД 5 поступают также на вход однократного запуска ДРС 8, на тактовый вход которого подается выходного сигнал перестраиваемого генератора 4 с частотой Р. В обоих каналах ДРС 8 форми. рование передних фронтов выходного сигнала производится синхронно в момент прихода импульса на вход однократного запуска ДРС 8, Длительность 11 выходного сигнала первого канала ДРС 8 всегда больше на дин период Т=1/Р длительности 12 выходного сигнала второго канала, причем т 1= Т; тг=(1-1)Т при логическом "0" на выходе ФКУС 7 и 11 = (+1)Т; 12 - Т при логической "1" на его выходе, здесь- целое число, выбираемое в широких пределах (1ч/2).Выходной сигнал первого канала ДРС 8 обеспечивает коммутацию входов мультиплексора 10, причем в течение длительности 11 импульса мультиплексор 10 пропускает на выход информацию 0-и МТ с второго входа, а при отсутствии импульса на выход поступает значение числа 0 с первого входа мультиплексора 10, ЦАП 11 преобразует выходной код мультиплексора 10 в соответствующую последовательность ступенчатых напряжений, интегрирование которого вызывает линейное нарастание синала на выходе интегрирующего звена 12, причем крутизна этого процесса пропорциональна текущему значению кода на выходе мультиплексора 10, Элемент разряда 13 в течение длительности 12 импульса, поступающего на ео второй вход, обеспечивает разряд интегрирующего звена 12 и ео установку в исходное состояние, В результате сигнал на выходе интегрирующего звена 12 представляет периодическую последовательность, период которой связан с алгоритмом совместной работы ДПКД 5 и накопителя кода б. Неравномерность следования импульсов ДПКД 5, работающего в режиме дробного деления, компенсируется постоянно изменяющейся нормированной задержкой сигнала на выходе интегрирующего звена 12, Таким образом, в режиме синхрониэма сигнал, поступающий с выхода интегрирующего звена 12, имеет период, равный периоду То = 1/Ео частоты опорного генератора 1. На фиг,2 приведены диаграммы при следующих исходных данных: М -4; 0 = 10; п =3;- 2. Все процессы рассматриваются в едином временном масштабе, равном(крат 1ном) периоду Т = - с выхода перестраиваГемого генератора 4 (фиг. 2 а). Изменение информации на выходе накопителя кода б (фиг, 2 б) происходит в момент прихода импульсов с выхода ДПКД 5 (фиг. 2 г), Импульс переполнения (фиг, 2 в) изменяет коэффициент деления ДПКД 5 с М = 4 на М+ 1 = 5 (фиг. 2 г), синхронно изменяется и длительность сигналов на первом (фиг. 2 д) и втором(фиг, 2 е) выходах ДРС 8. Вычитатель кодов 9 производит инвертирование (фиг. 2 ж) кодовой информации накопителя кода 6 путем вычитания текущих значений и МТ из постоянной величины О. Во время действия импульсов (фиг 2 д) мультиплексор 10 пропускает (фиг 2 з) на выход информацию й =: 0 - и 1 Т с выхода вычитателя кодов 9, в промежутках между импульсами на выходе мультиплексора 10 присутствует постоянное число О.На фиг,2 и показан сигнал с выхода интегрирующего звена 12, Каждый период этого сигнала можно разбить на три временных интервала, обозначенных точками 0-1, 1-2, 2 - О. Длительность первого интервала (0-1) равна длительности сигнала (фиг 2 е), поступающего на управляющий вход элемента разряда 13. В течение этого временного интервала производится разряд интегрирующего звена 12 и его установка в исходное (нулевое) состояние, Второй временной интервал (1-2) всегда равен периоду Т= 1/Е, поскольку 11-т 2 = Т, На этом интервале происходит линейный заряд интегрирующего звена 12 со скоростью, пропорциональной текущему значению кода а й= а (О-и 1 Т),здесь а - коэффициент передачи ЦАП 11 и интегрирующего звена 12. На третьем временном интервале (2-0) заряд интегрирующего звена 12 всегда происходит спостоянной скоростью, пропорциональной коду модуля, т,е. а О, Пунктирными горизонтальными линиями Отах = и 0(й-)11: Опп = и 0 ограничена зона, в которой сигнал, формируемый во всех трех зонах является периодическим.На фиг, 2 к приведена импульсная последовательность сигнала с выхода опорного генератора 1 В режиме синхрониэма ФД 2 формирует выходной сигнал, пропорциональный разности фаэ сравниваемых сигналов, Фильтр 3 выполняет функцию фильтрации помех, равных или кратных частоте сравнения Ро. В синтезаторе частот могут быть использованы разные типы ФД 2, В случае применения ФД 2 типа выборка - запоминание необходимо на первый вход ФД 2 подать импульсный сигнал опорного генератора 1, а на второй - выходной сигнал интегрирующего звена 12. При использовании ФД 2 триггерного типа в состав ФД 2 должен входить пороговый элемент для формирования импульсов, необходимых для работы триггера. Напряжение порога срабатывания должно удовлетворять приведенному на фиг.2 и ограничению ОтиО 5 Опах ДРС 8 может быть применен счетчикового типа с однократным запуском обоих каналов, ФКУС 7 может быть реализован на многоразрядных регистрах, мультиплексорах или элементах памяти путем постоянной "зашивки" кодов чисел ; -1, +1;с обеспечением их коммутации сигналом с выхода переполнения накопителя кода б.Таким образом, улучшение спектра выходного сигнала достигается и реобраэоеанием текущей информации накопителя кода б в нормированный временной сдвиг. Колебания питающих напряжений ЦАП 11 и нестабильность постоянной времени интегрирующего звена 12 не отражаются на величину нормированного временного сдвига, поскольку скорость заряда интегрирующего звена 12 изменяется одновременно на втором и третьем временных 5 10 15 20 25 30 35 40 45 50 интервалах, сохраняя стабильность временного сдвига формируемого сигнала.Формула изобретения Синтезатор частот, содержащий последовательно соединенные опорный генератор, фазовый детектор, фильтр нижних частот. перестраиваемый генератор, двухканальный распределитель сигналов, мультиплексор, цифроаналоговый преобразователь и интегрирующее звено, а также накопитель кода и элемент разряда, первый вход которого объединен с вторым входом фазового детектора и подключен к выходу интегрирующего звена, вход управления модулем накопителя кода является первым кодовым входом синтезатора частот, вход управления аргументом накопителя кода объединен с первым кодовым входом мультиплексора и является вторым кодовым входом синтезатора частот, о т л и ч а ю щ и й с я тем, что, с целью повышения спектральной чистоты выходного сигнала, в него введены делитель частоты с переменным коэффициентом деления, формирователь кодовых управляющих сигналов и вычитатель кодов, первый и второй входы и выход которого соответственно подключены к выходу накопителя кода, к первому и второму кодовым входам мультиплексора, вход коррекции коэффициента деления делителя частоты с переменным коэффициентом деления обьединен с управляющим входом формирователя кодовых управляющих сигналов и соединен с выходом переполнения накопителя кода, тактовый вход которого обьединен с входом однократного запуска двухканального распределителя сигналов и подключен к выходу делителя частоты с переменным коэффициентом деления, тактовый вход которого соединен с выходом перестраиваемого генератора, вход установки двухканального распределителя сигналов подключен к выходу формирователя кодовых управляющих сигналов, управляющий вход делителя частоты с переменным коэффициентом деления является третьим кодовым входом синтезатора частот, а второй вход элемента разряда соединен с вторым выходом двухканального распределителя, 1656680