Устройство для отладки программ

(51)5 Ст 06 Р 11/2 Т 8 ЕННЫЙ КОМИТЕТЕТЕНИЯМ И ОТКРЫТИЯСССР ГОСУД ПО ИЗС ПРИ ГНН В 8636/24-24.Огородников И,П,Галактио 1.3(088.8 енко Г.В ладка ми - М,: Маш ское свид 7кл. С ктированых и др. Проропроцессоиностроени е, 1982, СССР1982.ПРОГРАММ к вычисли- ользоватьетельство 06 Р 11/2 ОИСТВО ДЛЯ ОТЛАДКИретение относитсяехнике и может исЮ Р 1 ПС(54) УС (57) Из тельной ША ШВШ лу 38 Ю. ории РОЯ 1 Ш 1 ЮЯОШ(56) 3ние и осистем.АвтоР 11006 СОЮЗ СОВЕТСКИХ СОЦИАЛИСТИЧЕСКИХ - РЕСПУБЛИК СКОМУ СВИДЕТЕЛЬСТ 2ся для отладки программ и тестированиямикропроцессорных систем. Цель изобретения - повышение быстродействияпроцесса отладки за счет использования синтаксической инАормации и ускорения исполнения отладочных процедур.Устройство содержит наладочный блок1 памяти, регистр 2 адреса возврата,блок 3 элементов И, блок вычитания 4,триггеры 6 и 7, три элемента И 8-10,элемент НВ 11 с соответствующими связями, которые обеспечивают подстановку команд отладочной процедуры взаданном месте вычислительного процесса, 2 ил, 160867330 А =А-АЬ Устройство работает в одном издвух режимов: ожидания и отладки.В режиме ожидания триггеры 6 и 1вбнулены (цепи начальной установки непоказаны), первый элемент И 8 запертнулевым уровнем сигнала на входе 15.Каядый синхроимпульс на входе 18адресного цикла МПС, проходя черезэлемент НЕ 11 и третий элемент И 10,своим передним фронтом фиксирует теИзобретение относится к вычислительной технике и может быть использовано для отладки программ и тестирования микропроцессорных систем(МПС).Пель изобретения - повышение быстродействия процесса отладки программза счет ускорения исполнения отладочных процедур1 ОНа фиг.1 приведена функциональнаясхема устройства; на фиг.2 - временные диаграммы,Устройство содержит наладочныйблок 1 памяти, регистр 2 адреса возврата, блок 3 элементов И,блок 4 вычитания, селектор 5 адреса, первый 6и второй 7 триггеры, первый 8, второй 9 и третий 10 элементы И, элемент НЕ 11, входную шину 12 адреса, 20входную и выходную шины 13 данных,входную шину 14 управления, вход 15запуска устройства, выход 16 разрешения выборки основной памяти, вход 17признака команды, вход 18 синхроимпульса, вход 19 признака чтения, вход20 разрешения выборки блока 1, вход21 записи регистра 2.Через шины 12-14 устройство под-,ключается к соответствующим шинамотлаживаемой МПС.В наладочном блоке 1 памяти хранятся коды команд и данных отладоч-.ной процедуры. В канал отлаживаемой ,МПС блок 1:памяти подключается только на время исполнения отладочнойпроцедуры сигналом на входе 20,Регистр 2 адреса возврата предна-.значен для запоминания адреса из канала МПС по сигналу на входе 21.Блок 4 вычитания служит для преобразования текущих адресов А, в канале МПС в адрес Аналадочного бло-.1ка 1 памяти, вычисленный отчосительно адреса А возврата по формуле кущий адрес МПС в регистре 2 адреса возвратаНа оба входа блока 4 вычитания при этом поступает один и тот же адресный код, поэтому с его выхода на адресный вход наладочного блока 1 памяти в каждом машинном цикле поступает код адреса, равный О, однако выборка этого блока в режиме ожидания запрещена нулевым уровнем сигнала на прямом выходе 20 первого триггера 6.Для перевода в режим отладки на вход 15 запуска устройства подается разрешающий сигнал. Очередным признаком на входе 11 команды, поступающим по первому разряду шины управления из МПС, устанавливается первый триггер 6, Сигнал с прямого выхода 20 этого триггера разрешает выборку наладочного блока 1 памяти, а сигнал с инверсного выхода 16 запрещает выборку основной памяти МПС. Очередной адрес, сформированный процессором МПС на шине 12, преобразуется в нулевой физический адрес на адресном входе наладочного блока 1 памяти,По переднему фронту синхроимпульса на входе 18 адресного цикла (второй разряд шины 14 управления) проис; ходит установка второго триггера 1, сигнал с инверсного выхода которого запирает третий элемент И 10, в результате чего блокируется изменение адреса, принятого в регистр 2. Этот адрес возврата А хранится в регистре 2 все время, пока устройство находится в режиме отладки.Так как выборка наладочного блока,.1 памяти .разрешена, содержимое его нулевой ячейки выдается в шину 13 данных МПС и воспринимается процессоромкак код очередной команды.С этого момента управление МПС осуществляется программой, храйящейоя в наладочном блоке памяти, которая и организует исполнение отладочных процедур. При этом в процессоре МПС сохраняется естественный порядок изменения счетчика команд, т.е. адресации, так как преобразование текущих адресов на шине 12 в адреса наладочного блока 1 памяти выполняетсяавтоматически блоком 4 вычитания,Следовательно, переход на отладочную программу не требует специальной . команды передачи управления. Каких- либо ограничений на команды, используемые для отладки, в том.числе и, нанавлды вр , от то де свстсосе ре камере стетвтпаво посо ре ме пе вь да лхоне1608 б 7 5тип первой команды, при этом не ладывается.Выход из режима отладки осущестется в результате исполнения коман- передачи управления по адресу воз 5 та, которой должна заканчиваться адочная программа.В качестве исника адреса возврата в этой коман- указывается адрес регистра 2, при енный последнему в адресном проанстве МПС. При обращении процес- а МПС по этому адресу срабатывает ектор 5, его выходной сигнал разает прохождение сигнала - признана входе 19 чтения (3-й разряд14 управления) через второй элет И 9 на вход блока 3 элементов И, Блок 3 открывается, содержимое истра 2 (код адреса возврата) по пает на шину 13 данных и считывая процессором МПС.Задним фронтом сигнала с выхода рого элемента И 9 сбрасывается вый триггер 6, отключая наладоч" 25 блок 1 памяти и включая основную ять МПС.Процессор обращается по адресу врата за командой, продолжая иснение отлаживаемой программы. 30 рмула изобретения Устройство для отладки программ, ержащее наладочный блок памяти, истр адреса возврата, блок элерон И, первый и второй триггеры, вый и второй элементы И, причем од блока элементов И через шину ных соединен с входом-выходом наочного блока памяти и с входом-вы 40 ом устройства, входы запускаризнака команды устройства соедисоответственно с первым и втовходами первого элемента И, выкоторого соединен с единичным 45 входом первого триггера, информа -циониый вход первого триггера соединен с шиной нулевого потенциала устройства, прямой выход первого триггера соединен с входом разрешения выборки наладочного блока памяти, с первым входом второго элемента И и с информационным входом второго триггера, информационный выход регистра адреса соединен с информационным входомблока элементов И, вход признака чтения устройства соединен с вторым входом второго элемента И, выход которого соединен с управляющим входом блокаэлементов И и с тактовым входом первого триггера, инверсный выход которого является выходом разрешения выборки основной памяти устройства,отличающееся тем, что, сцелью повыпения быстродействия, н устройство введены блок вычитания, третий элемент И, элемент НЕ и селекторадреса, причем вход синхронизацииустройства соединен с тактовым входомселектора адреса и через элементНЕ - с тактовым входом второго триггера и с первым входом третьего эле-,мента И, выход которого соединен свходом записи регистра адреса возврата, выход которого соединен с входомвычитаемого блока вычитания, адресный вход устройства соединен с входомуменьшаемого блока вычитания, выходкоторого соединен с адресным входомналадочного блока памяти, вход признака записи устройства соединенс входом записи наладочного блока памяти, адресный вход устройства соединен с информационным входом селектораадреса, выход которого соединен стретьим входом второго элемента И,инверсный выход второго триггера соединен с вторым входоч третьего элемента И.1608673 оставитель И.Сигалоехред М.Дидык ктор А,Пандо ректор Т.Кол Заказ 3618 Тираж 567 ВНИИПИ Государственного комитета по 113035, Москва, Ж