Устройство для сопряжения процессора с общей магистралью

-24 ЦЕСститут ССР985.Р985.ства ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯПРИ ГКНТ СССР(54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ РРСОРА С ОБРЕЙ МАГИСТРАЛЬЮ(57) Изобретение относится к вычис" лительной технике. Цель изобретения расширение области применения устро ства за счет возможности сопряжения с несколькими общими магистралями. Устройство содержит блок 1 приемопе редатчиков, элемент И 2, дешифратор 3 адреса, элемент 4 задержки, элементы ИЛИ 5, 6. 2 ил.Изобретение относится к вычислительной технике и может быть использовано .в вычислительных системах собщими магистралями для сопряжениямикропрограммных процессоров с мультиплексированными линиями адреса/дан ных и отсутствием линии синхронизации адреса.Цель изобретения - расширение области применения устройства эа счетвозможности сопряжения с несколькимиобщими магистралями.На фиг, 1 представлена функциональная схема устройства; на фиг.2 -использование устройства в многопроцессорной вычислительной системе.Устройство содержит блок 1 приемопередатчиков, элемент И 2, дешифратор3 адреса, элемент 4 задержки, элементы ИЛИ 5 и 6, шину 7 адреса/данныхпроцессора, шину 8 синхронизации передачи (СИП) процессора, шину 9 выводапроцессора, шину 10 ввода процессора,шину 11 синхронизации адреса (СИА) 25процессора, вход-выход 12 квитированияпередачи арифметического устройствапроцессора вход-выход 13 квитирования передачи системного контроллерапроцессора общие магистрали 14, входы 15 разрешения захвата магистрали,выходы 16 запроса захвата магистрали.Многопроцессорная вычислительная система содержит входы 17 подтверждениязанятости магистрали, процессоры 18,заявляемые устройства 19, арбитры 20общей глагистрали.В качестве арбитров 20 общей магистрали в системе может быть использован арбитр,40Процессоры, для сопряжения которыхпредназначено устройство-, микропрсграммные процессоры (например, К 588),Они содержат арифметическое устройство (АУ), управляющую память (УП), системный контроллер (СК), соединенныесогласно типовой схеме, Для синхронизации обмена информацией между элементами процессора служат сигналыквитирования передачи причем линии -входы-выходы 12 и 13 соединены другс другом, Выдаваемый АУ процессора18 активный ("0") уровень сигнала навход 12 сопровождает информацию (адрес выводимые данные), выдаваемыеР55из процессора 18, а поступающий навход 12 активный ("0") уровень сигнала с СК процессора 18 сопровождаетвводимые, в процессор 18 данные. Предлагаемое устройство может бытьиспользовано в вычислительной системедля связи микропрограммных процессоров 18 с общей магистралью (фиг. 2) для обмена информацией с различными модулями разделенного ресурса системы (системным запоминающим устройством, устройствами ввода-вывода), подключаемыми к магистрали 14. Оно предназначено для сопряжения микропрограммных процессоров с мультиплексированными линиями адреса/данных и отсутствием линии синхронизации адреса. К числу подобных процессоров относится большая часть существующихмикропроцессоров.Устройство работает следующим образом.1. И общим магистралям 14 (модулям разделенного ресурса, подключенным к магистралям 14) соответствуютопределенные 1Ю зоны адресов процессора 18. Простота сопряжения процессора с магистралью 14 при использовании предлагаемого устройства достигается за счет задержки при обращении к магистрали 14 поступленияактивного (0) уровня сигнала с входа-выхода 12 на вход в вых 13, Темсамым задерживается формированиефронта 1/О сигнала на входе СИА 11и всей временной диаграммы обращениявплоть до появления активного (0")сигнала на входе разрешения захватамагистрали 15,При выдаче процессором 18 адресана шины 7 на входе. 11 и входах15 1., .15 находится сигнал логической "1", а на входе-выходе 12выдаваемый ЛУ процессора 18 сигналлогического "0", т.е. на управляющихвходах дешифратора 3 адреса находятсясигнальг, обеспечивающие его выборку,При этом при обращении процессора18 к адресам, не входящим в зону адресов 1Б общих магистралей 14,уровень сигнала на 1г выходахдешифратора 3 и выходах 1 бг 16пассивный ("0"), Пассивным будет уроьень сигнала и при вводе, выводег 1 11данных ( т ак к а к на входе 1 1 - 0 ),При э тсгл ч ер е з э л ем ент 4 задержки,элемент ИЛИ 5 ( при выдач е процессором1 8 адреса и выводимых данных ) и элемент ИЛИ б ( при в вод е данных в проце с со р 1 8 ) у с т а навли вает ся двухс т оронняя связь между входами- выходами1 2 и 1 3 . Предлагаемое устройство5 Устройство для сопряжения процессора с общей магистралью, содержащее дешифратор адреса, два элемента ИЛИ, элемент И и элемент задержки, причем вход-выход устройства дпя подключения к шине адреса/данных процессора соединен с информационным входом дешифратора адреса, о т л и ч а ю щ ее с я тем, что, с целью расширения оказывается "прозрачным" для процессора 18,При обращении процессора 18 к д-ймагистрали выдаваемый им адрес попадает в зону адресов общей магистрали,на соответствующем выходе дешифратора3 адреса появляется активный ("1")уровень сигнала, формируя запрос доступа к 1-й магистрали 14 на выходе16 . При этом на выходе элементаИЛИ 5, т.е, на входе-выходе 13, поддерживается пассивный ("1 ) уровеньсигнала, что задерживает формирование процессором 18 фронта 1/О на линии СИА 11 и всей временной диаграммы обращения.На шинах 7 процессора 18 поддерживается выдаваемый им адрес.При получении процессором 18 раз-решения захвата. -й магистрали 14(активный "0") уровень сигнала навходе 15;. блок 1 приемопередатчиков1 обеспечивает подключение шин 7 ишин СИП 8, вывода 9, нвода 10, СИА11 процессора 18 к -й магистрали14; . Сигнал на прямомуправляющемнходе дешифратора 3 адреса становится пассивным, а следовательно, пассивными ( 0) становятся сигналы навыходах дешифратора 3 адреса, чтообеспечивает через элемент 4 задерж"ки .и элемент ИЛИ 5 прохождение сигнала с входа-выхода 12 на вход-выход13. Процессор 18 получает воэможностьсформировать необходимую для обращения к магистрали 14 временную диаграмму сигналов, При вводе данныхв процессор 18 прохождение сигналавхода-выхода 13 на вход-выход 2обеспечивается через элемент ИЛИ 6,Формула из обретения О 20 25 30 35 40 15 50 области применения устройства путемобеспечения возможности сопряжения снесколькими общими магистралями, устройство дополнительно содержит блокприемопередатчиков, 1-й информационный вход-выход группы которого 5=1,ВН - число общиХ магистралей) являетсявходом-выходом устройства для подключения к 1-й общей магистрали, группавходов устройства для подключенияк шине разрешения захвата магистралисоединена с группой входов управления коммутацией блока приемопередатчиков и входами элемента И, выход которого соединен с первым стробирующимвходом дешифратора адреса, группа выходов которого соединена с входамипервого элемента ИЛИ и является группой выходов устройства для подключения к шине запроса захвата магистрали, вход-выход устройства для подключения к входу-выходу квитированияпередачи арифметического устройствапроцессора соединен с вторым стробирующим входом дешифратора адреса,через элемент задержки - с дополнительным входом первого элемента ИЛИн с выходом второго элемента ИЛИ,первый вход которого соединен с выходом первого элемента ИЛИ и являетсявходом-выходом устройства для подключения к входу-выходу книтнронания передачи системного контроллера процессора, вход-выход устройства для подключения к шине адреса/данных процессора соединен с информационным входомвыходом блока приемопередатчиков,первый информационный вход и выходкоторого являются соответственно входом устройства для подключения к шиневывода процессора и выходом устройства для подключения к шине синхронизации приема процессора, вход устройства для подключения к шине ввода процессора соединен с вторым информационным входом блока приемопередатчикови вторым входом нторого элемента ИЛИ,вход устройства для подключения к шине синхронизации адреса прсцессорасоединен с третьим информационнымвходом блока приемопередатчиксв и до-,полнительным входом элемента И,1606976 тор Е,Копча Короектор О.Ципл Тираж 56 Подписио ГКНТ ССС одственно-и Заказ 35 ВНИИПИ Г В ПроиСоставитель К,СороТехред Л.Олийнык арственного комитета по изобретениям и открытиям п 113035, Москва, Ж, Раушская наб., д. 4/5