Устройство для задержки цифровой информации с самоконтролем

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 91 (11 ОИ ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР К А ВТСРСКОМУ СВМДА"П":ПЬСТВУ СЪ(71) Специальное проектно-конструкторское бюро "Дискрет" Одесского политехнического института (72) В.Н.Лацин,. Е.Л,Полин, А.В.Дрозд, В.П.Карпенко и В.В.Шебадаш (53) 681.327(088.8)(56) Авторское свидетельство СССР Р 1193653, кл, С 06 Г 1/04, 1984.Авторское свидетельство СССР У 1287137, кл,С 06 Р 1/04, 1985. (54) УСТРОЙСТВО ДЛЯЗАДЕРЖКИ ЦИФРОВ ИНФОРМАЦИИ С САМОКОНТРОЛЕМ (57) Изобретение относится к вычислительной технике и может быть использовано в линиях задержки цифрово С 06 Р 1/04, С 11 С 29/00 информации с повышенной надежностью.Цель изобретения - повышение надежности, Это достигается тем, что в устройство, содержащее блок 3 управляемой задержки, первые триггер 1 исумматор 2 по модулю два, вторыетриггер 4 и сумматор 5 по модулю два,схему 6 сравнения, триггер 8 контроля и датчик 10 ошибки, введены управляемый инвертор 7 и элемент И 9с соответствующими связями. Вычисление контрольных разрядов как суммыпо модулю два 1-го и (+1)-го разрядов информационной последовательностипозволяет исправлять одиночные искажения несоседних информационных разрядов задерживаемой одноразряднойпоследовательности. 2 ил,35 Изобретение относится к автоматике и вычислительной технике и может быть иСпользовано в линиях задержки цифровой информации с повышенной на 5 дежностью.Целью изобретения является повышение надежности устройства путем исправления однократных ошибок инФормационных разрядов, 1 ОНафиг. 1 изображена структурная салема устройства; на фиг, 2 - временные диаграммы.Устройство содержит первый триггер 1, первый сумматор 2 по модулю два, 15 блок 3 управляемой задержки, второй триггер 4, второй сумматор 5 по модулю два схему б сравнения, управля, ,емый инвертор 7, триггер 8 контроля, элемент И 9 и датчик 10 ошибки. При 2 О этом первый и второй входы блока 3 управляемой задержки являются входами синхронизации 1 и управления 12 устройства соответственно, третий вход блока 3 управляемой задержки являет ся информационным входом 13 устройства, первый вход датчика 10 ошибки является входом 14 блокировки контроля устройства, выход управляемого инвертора является информационным выходом 15 устройства, выход датчика ошибки является: контрольным выходом 1 б устройства.Устройство работает следующим образом.В начальный момент происходит обнуление всех регистров устройства и прием хода задержки, поступающего с входа 2 управления на второй вход блока 3 управляемой задержки (цепи обнуления не показаны). Тем самым устанавливается коэффициент пересчета адресных цепей накопителя (т,е. величина задержки) блока 3 управляемой задержки, Далее с информационного входа устройства 13 на третий (информационный) вход блока управляемой задержки начинает поступать одноразрядная последовательность, сопровожл л даемая синхроимпульсами типа меандр на входе 11 устройства. По каждому переднему Фронту синхроимпульса происходит увеличение адреса в блоке управляемой задержки на единицу, причем во время первой половины периода происходит чтение из ячейки информации, записанной К тактов назад (где К - величина задержки), а во время второй половины периода происходит запись в эту же ячейку информации,которая, в свою очередь, будет считана через К тактов, Информациойные разряды записываются в накопитель вместес соответствующими контрольными разрядами, которые вычисляются как сумма по модулю два текущего х-го и предыдущего (х)-го информационных раз-рядов. Задержка и сумма по модулюдва реализуется на элементах 1 и 2устройства, При считывании через Ктактов осуществляется аналогичное вычисление контрольного разряда дпясчитанного информационного разряда,Второй триггер 4 и второй сумматор 5по модулю два вычисляют контрольныйразряд как сумму по модулю два считанного в данном 1-м и в предыдущемЦ)-м такте, Вычисленный контрольный разряд сравнивается схемой 6сравнения с контрольным разрядомсчитанным в данном такте из блока 3управляемой задержки,Если в процессе задержки произошлоискажение одного информационного разряда последовательности, считанногов 1-м такте, то контрольные разряды,вычисленные в 1-м и (1+1)-м тактах,будут отличаться от контрольных разрядов, считанных в этих тактах изблока 3 управляемой задержки. Такимобразом, наличие двух подряд несовпадений контрольных разрядов в 1-м иЦ+1)-м тактах свидетельствует обискажении 1-го информационного разряда.Сигнал о первом несовпадении контрольных разрядов поступает с выходасхемы 6 сравнения на вход триггера8 контроля и яерез датчик 10 ошибкина выход 16 устройства и второй входэлемента И 9. В следующем такте сигнал о несовпадении записывается втриггер 8 контроля, устанавливая наего выходе сигнал логической "1",Если при этом схема 6 сравнения вновьвыдает сигнал о несовпадении (логическая "1" еа выходе блока 6), то выход элемента И 9 устанавливается всостояние логической "1 и управляемый инвертор 7 инвертирует искаженный информационный разряд, пропускаяна информационный выход устройства15 скорректированную информацию,При нормальной работе (искаженийинформации не происходит) сигналы осовпадении (логический 0 на выходесхемы б сравнения) блокируют элемент5 160696И 9 и удерживают на управляющем входе управляемого инвертора 7 сигнаплогического "0", и информация с выхода триггера 4 проходит на выход 15устройства без изменения.Выдачу сигналов об ошибки и коррекцию искаженного разряда можно блокировать с помощью входа 14 блокировки кочтроля устройства. 10При многократной ошибке или сбоеадресных цепей блока управляемой задержки сигналы об ошибке будут поступать на выход 16 контроля, сообщаяоб аварийной ситуации. 15Таким образом, использование предлагаемого устройства позволяет ис"правлять одиночные ошибки цифровойлинии задержки, диагностировать многократные ошибки (искажение нескольких бит подряд) и сбой адресных цепейустройства,Первый 2 и второй 5 сумматоры помодулю два, схема 6 сравнения и управляемый инвертор 7 могут быть реализованы на элементах типа 155 ПП 5 (сумматор по модулю два), Датчик 10 ошибкиможет быть реализован на элемента И.Блок 3 управляемой задержки реализует дискретную задержку поступающих 30на его входы информационного и контрольного разрядов на К тактов импульсов, которыми сннхронизируетсяданный блок. Величина задержки устанавливается с помощью входа управления блока 3,Формула изобретенияУстройство для задержки цифровой информации с самоконтролем, содержащее блок управляемой задержки, первый и второй триггеры, первый и второй сумматоры по модулю два, схему сравнения, триггер контроля и датчик 9 6ошибки, первый, второй и третий входы блока управляемой задержки являются соответственно входом синхронизации устройства, входом управленияустройства и информационным входомустройства, четвертый вход блока управляемой задержки подключен к выходупервого сумматора по модулю два, второй вход которого подключен к выходупервого триггера, первый выход блокауправляемой задержки подключен к первому входу схемы сравнения, выходкоторой соединен с входом триггераконтроля, второй выход блока управляемой задержки подключен к первомувходу второго сумматора по модулюдва, первый вход датчика ошибки является входом блокировки контроля устройства, выход датчика ошибки является контрольным выходом устройства,о т л и ч а ю щ е е с я тем, что,с целью повышения надежности устройства, в него введены управляемый инвертор и. элемент И, информационныйвход устройства подключен к входупервого триггера и к первому входупервого сумматора по модулю два, входсинхронизации устройства подключенк входам приема триггера контроля ипервого и второго триггеров, второйвыход блока управляемой задержки под.ключен к входу второго триггера, выход которого подключен к входу управляемого инвертора и второму входу второго сумматора по модулю два, второйвход датчика ошибки подключен к выхо"ду схемы сравнения, выход датчикаошибки подключен к второму входу элемента И, первый вход которого подключен к выходу триггера контроля, выходэлемента И подключен к управляющемувходу управляемого инвертора, выходкоторого является информационным выходом устройства.1606969 ео ф сФЬ%.э Юэ 3у С фСоставитель М.ЛапушкинРедактор Е,Копча Техред Л.олийнык Корректор И,Муска Заказ 3550 Тираж 565 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Москва, Ж, "Раушская наб., д. 4/5 -г Производственно-издательский комбинат пПатент", г, Ужгород, ул, Гагарина, 101