Цифровой многочастотный приемник сигналов адаптивной дельта модуляции

СОЮЗ СОВЕТСКИХсоциАлистическихРЕСПУБЛИК 1)5 Н 04 1/44 ПИСАНИЕ ИЗОБРЕТЕНИ ко Е.П.,тели ля сигдуляци 1 О,ЧАСТОТНЫЙ ПР ТИВНОИ ДЕЛЬТА(54) ЦИФРОВОЙ ИНОЕННИК СИГНАЛОВ АДМОДУЛЯЦИИ(57) Изобретениесвязи. Цель изобустр-ва. Приемнисинхронизации, оющие устр"ва 2 итоянное запомина тносится к радиоупроцениежит блок 1 ные запоминат ИЛИ 4, постр-во 5 и корретения к содер ператив3, элющее ус Фиг. ГОСУДАРСТВЕКНЫй Н 011 ИТЕТпО изОБРетекиям и ОтнРытияПРИ ГКНТ СССР ВТОРСКОМУ СВИДЕТЕЛЬСТВУ(56) Брунченко А.В., ОхинСедов А.Е. Цифровые,обнаргармонических составляющиналов с адаптивной дельта ей. - Электросвязь, 1987,с. 18-21,реляторы б. каждый иэ которых состоит иэ эл-та ИСКДОЧАИЦЕЕ ИЛИ 7. реверсивного счетчика 8, двоичногосчетчика 9, решающего блока 10 идешифратора 11, В приемнике осуществляется чередование режимов записи исчитывания в устр-ва 2 и 3, управляемые блоком 1 синхронизации. В режиме считывания адресация соответствующего устр-ва 2 и 3 происходитс удвоенной частотой. Выходные сигналы устр-в 2 и 3 обьединяются вэл-те ИЛИ 4 поэтому считывание сигнала на корреляторы 6 производитсянепрерывно. К концу каждого циклаобработки на выходах корреляторов бпоявляется достоверная информацияо наличии или отсутствии каких-либогармонических составляющих сигналавходной цифровой последовательности,2 ил.15982 20 Изобретение относится к техникецифровой обработки сигналов и можетбыть использовано в электро- и радиосвязи для обнаружения гармоническихсоставляющих сигналов дельта"модуляции с инерционным компандированиемадаптивной дельта-модуляции (АЛИ).Целью изобретения является упрощение устройства. 1 ОНа Фиг. 1 представлена структурная электрическая схема цифровогомногочастотного приемника сигналовАДИ; на Фиг. 2 - временные диаграммы,поясняющие работу приемника, 15Цифровой многочастотный приемниксигналов АДИ содержит блок 1 синхронизации, первое 2 и второе 3 оперативные запоминающие устройства(ОЗУ), элемент ИЛИ 4, постоянноезапоминающее устройство (ПЗУ) 5,И корреляторов 6-1, .., 6-И (гдеИ ) 1), каждый из которых содержитэлемент ИСКЛЮЧАЮЩЕЕ ИЛИ 7, реверсивный счетчик 8, двоичный счетчик 9, 25решающий блок 10, дешифратор 11.Цифровой многочастотный приемниксигналов АДИ работает следующим образом.На вход устройства, т.е, на объединенные информационные входы первого 2 и второго 3 ОЗУ, подаетсясигнал Х(пТ) (Фиг. 2 в) адаптивныйдельта-модуляции, представляющийсобой некоторую последовательностьлогических нулей и единиц. Иоментыпоступления отдельных символов сигнала Х(пТ) синхронны с тактовой частотой Е (ее инверсия й показана нафиг. 2 б), выдаваемой по второму выходу блока 1 синхронизации, Синхрон ность может быть обеспечена различными способами, в зависимости от того, как и где используется предлагаемое устройство. 45Входная цифровая последовательность Х(пТ) разбивается на интервалы длительностью Тч (фиг. 2 м), равные И периодам частоть 1 дискретизации1. Один интервал Тц образует. одинцикл обработки сигнала (Фиг. 2 а),результат обработки Формируется навыходе устройства к концу каждогоцикла. Для обеспечения работы в реальном времени в устройстве использовано два ОЗУ 2 и 3. В течение пер"вого цикла (Фиг. 2 а) входной потокХ(пТ) (фиг. 2 в) записывается в ОЗУ 2,в то же время производится считыва 14 4"гние информации из ОЗУ 3, записанной в него в предшествующем цикле. Во втором цикле (Фиг. 2 а) производится считывание из ОЗУ 2 информации, записанной в него в первом цикле, и запись текущей информации в ОЗУ 3. Чередование режимов записи и считывания в ОЗУ 2 и 3 обеспечивается двумя противофазными сигналами (И/К) и (ЧЯ)з (Фиг . 2 е, ж соответственно), подаваемыми вместе с адресными сигналами на соответствующие входы ОЗУ 2 и 3 (входы выбора режима) от . блока 1 синхронизации.Адресация ОЗУ 2 и 3 осуществляется от второй и третьей групп адресных выходов блока 1 синхронизации. Самый высокочастотный и самый низкочастотный адресные сигналы показаны на Фиг. 2 г, д - для ОЗУ 2 (сигналы Аи А) и на Фиг. 2 з, и - для ОЗУ 3 (сигналы А 0 з и А з). Емкость каждого из ОЗУ 2 и 3 предполагается равной 2 , для наиболее полного использования ячеек ОЗУ 2 и 3 и упрощения блока 1 синхронизации удобно выбрать число тактов в цикле (И) равным емкости ОЗУ (2 кф). Каждый цикл из И тактов разбивается на два подцикла (Фиг, 2 а). В каждом подцикле из одного из ОЗУ 2 и 3 считывается вся информация, записанная в это ОЗУ в предыдущем цикле, что, как видно из фиг. 2 г, д, з, и, обеспечивается тем, что в режиме считывания адресация соответствующего ОЗУ 2 и 3 происходит с удвоенной частотой, Выходные сигналы ОЗУ 2 и 3 объединяются в элементе ИЛИ 4, поэтому считывание сигнала на корреляторы 6, - 6производится непрерывно. В каждом из корреляторов 6., -6 выходной ,сигнал элемента ИЛИ 4 подается на один из входов элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7, на другой вход которого синхронно подается сигнал от соответствующего -го выхода ПЗУ 5, адресуемого от первой группы адресных выходов блока 1 синхронизации. По -му выходу ПЗУ 5 в каждом первом подцикле считывается последовательность значенийЯ,. (пТ) = з 1 ряп(2 Я, пТ)а в каждом втором подцикле - значенияС (пТ) = з дВп сов (2 И Г,. пТ),159821 сос.вы 6;,40 50 55 5где 21 - частота гармоническойтавляющей, подлежащейделению в коррелятореКвантование сигналов е 1 п(2 ЯЕ; пТ), сое(217 ГгпТ) на два уровня с помощью знаковойФункции (едрп) позволяет производить 10перемножение сигнала Х(пТ) на выходные сигналы ПЗУ 5 с помощью элементаИСКЛЮЧАЮЩЕЕ ИЛИ 7 (сумматор по модулю два). 15В каждом тактовом интервале Т, если Х(пТ) Я 8;(пТ) (или во втором подцикле Х(пТ) О+ С;(пТ) равно нулю, разрешается работа (счет) реверсивного счетчика 8 и двоичного счетчика 20 9 по положительному Фронту сигнала Е (его инверсия Г показана на Фиг,26), снимаемого с второго тактового выхода блока 1 синхронизации. Двоичный счетчик 9 обнуляется в начале каждо го подцикла сигналом 11 (Фиг. 2 л), снимаемым с третьего выхода блока синхронизации дешифратором 11, на выходе которого появится единица только тогда, когда двоичным счетчиком 9 будет просчитано М/2 импульсов, т,е. когда в данном подцикле появится М/2 нулевых значений величины Х(пТ) (+1 8 .,(пТ) (или Х(пТ);+ С;(пТ на выходе элемента ИСКЛОЧАНЦЕЕ ИЛИ 7. Следует отметить, что при И/2, равном целой степени двух, необходи" мость применения дешифраторов 11 от" падет, и на вход управления направлением счета реверсивного счетчика 8 может быть подан сигнал непосредст. венно от соответствующего выходного разряда двоичного счетчика 9 (номер этого разряда равен 1 ор И, если самый младший разряд двоичного счетчика 9 считать нулевым) . В начале каждого цикла обработки на входы разрешения предварительной установки реверсивного счетчика 8 подается разрешающий сигнал Б,. (Фиг. 2 к), формируемый на первом тактовом выходе бло. ка 1 синхронизации, при этом 1 разрядов реверсивного счетчика 8 устанавливаются в единицу,т.е. если 2 = = И, то в реверсивный счетчик 8 записывается число И - 1, В начале каждого подцикла, пока на выходе де" шифратора 11 сигнал равен нулю, со 4 6держимое реверсивного счетчика 8 уменьшается на единицу в каждом тактовом интервале Т при условии, если, Х(пТ) О+ 8,(пТ) (или Х(пТ) Д+ С,(пТ в этом ин,зрвале равно нулю, т.е. реверсивный счетчик 8 работает на вычитание. Если в каком-либо подцикле содержимое реверсивного счетчика 8 уменьшится на И/2 относительно того состояния, в котором он находится в начале данного подцикла, это будет зафиксировано двоичным счетчиком 9 и дешифратором 11, на выходе которого появится единица, в результате чего реверсивный счетчик 8 переходит до конца текущего подцикла в режим прямого счета (на сложение) - каждый раз, когда Х(пТ) +, 8,(пТ) (или Х(пТ)9 9 С;(пТ равно нулю в каком-либо тактовом интервале Т, его содержимое в этом такте увеличивается на единицуК концу каждого цикла на выходах реверсивных счетчиков 8 появятся двоичные числа 7 являющиеся результатами цифровой фильтрации сигнала Х(пТ) на И частотах, подлежащих обнаружению. Решения о наличии тех или иных гармонических составляющих сигнала Х(пТ) в каждом корреляторе 6; принимаются соответствующим решающим блоком 10, который осуществляет сравнение двоичного числа, снимаемого с выхода реверсивного счетчика 8 с некоторым порогом Р,. Достоверная информация о наличии или отсутствии каких-либо гармоничес ких составляющих сигнала Х(пТ) появляется на выходах корреляторов О;лишь к концу каждого цикла обработки. Формула изобретения Цифровой многочастотный приемник сигналов адаптивной дельта-модуляции, содержащий блок синхронизации, первая группа адресных выходов которого соединена с адресными входами постоянного запоминающего устройства (ПЗУ) и М корреляторов, где М ) 1, каждый из которых содержитреверсивный счет" чик и решающий блок, при этом установочный и тактовый входы реверсивного счетчика являются соответственно первым и вторым тактовыми входами коррелятора и соединены соответственно с первым и вторым тактовыми выхо159821 Ц К Фиг,2 Составитель И.Перерушеваедактор С. Пекарь . Техред,М.дидык Корректор А,Осауленко з 3073 21 одписн и и ГКНТ СССР тениям и открытия ская наб д. 4/5 а по изо Ж, Р Государственного коми113035, Моск Производственно-издательский комбинат "Патент", г.ужгород арина,1 дами блока синхронизации, первые информационные входы И корреляторовобъединены, а вторые информационныевходы соединены с соответствующимивыходами ПЗУ, о т л и ц а ю щ и йс я тем, что, с целью упрощенияустройства, введены первое и второеоперативное запоминающее устройство(ОЗУ) и элемент ИЛИ, а в каждый коррелятор введены двоичный счетчик,дешифратор и элемент.ИСКЯОЧАЮЩЕЕ ИЛИ,при этом информационные входы первого и второго ОЗУ объединены, адресные входы первого и второго ОЗУ соединены соответственно с второй итретьей группами адресных выходовблока синхронизации, выходы первогои второго ОЗУ через элемент ИЛИ соединены с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, который являетсяпервым информационным входом коррелятора, вторым информационным входом5 которого является второй вход элемен"та ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которогосоединен с входами разрешения счетареверсивного и двоичного счетчиков,тактовые входы которых объединены,10 вход установки в Он двоичного счетчика является третьим тактовым входом коррелятора и соединен с третьимтактовым выходом блока синхронизации, выходы двоичного счетчика сое 15 динены с соответствующими входамидешифратора, выход которого соединенс входом управления направления счета реверсивного счетчика, выходы которого соединены с соответствующими20 входами решающего блока,