Устройство для адаптивной временной дискретизации

Изобретение относится к области телеизмерений и может быть использовано в тех случаях, когда требуется сокращение избыточности.5Целью изобретения является повышение точности и помехоустойчивости устройства.В предлагаемом устройстве реализован следующий алгоритм. Непрерыв но осуществляется запись дискретных отсчетов сигнала в память. Одновременно анализируется активность гл":и тэБается инФормация из 3;:Йл 4 е,. 1; ранее памяти с частотой, зависящей от средней активности записанного Фрагмента.Таким образом, на выходе устройства имеем кусочно-равномерный поток 20 отсчетов с постоянной задержкой во времени по отношению к входному сигналу и интенсивностью, определяемой средней интенсивностью потока заявок каждого Фрагмента. Предвари."ельная 25 запись текущего Фрагмента исключает инерционность между процессом анализа активности сигнала и его передачей, что повышает точность устройства. Регулирование интенсивности выходного потока по средней интенсивности потока заявок снижает влияниепомех на определение активности сигнала и на выбор существенных отсчетов. Кусочно-равномерный поток отсчетов менее трудоемок в обработке и сохраняет безизбыточность, присущую устройствам для адаптивной временной дискретизации.Таким образом в устройстве сигнал представлен в виде кусочно-равномерного потока отсчетов с частотой адаптивной дискретизации, усредненной длякаждого Фрагмента.На Фиг. 1 пРедставлена структурная 45 схема устройства для адаптивной временной дискретизации; на Фиг, 2 временные диаграммы, поясняющие работу устройства.Устройство содержит ключ 1, преобразователь 2 погрешности аппроксимации (ППА), первый блок 3 сравнения, аналого-циФровой преобразователь генератор 5 импульсов, первый 6,1 и второй 6.2 блоки памяти, первый 7,1 и второй 7.2 элементы И, первый счет. чик 8 адреса, регистр 9, элемент ИЛИ 10, элемент 11 задержки, третий счетчик 12 заявок, третий (счетный) триггер 13, мультиплексор 1 ч первыйтриггер 15, первый инвертор 16, диФФеренцирующий элемент 17, делитель18., второй блок 19 сравнения, второйсчетчик 20, второй инвертор 21, второй триггер 22,Все элементы устройства являютсястандартными, а в качестве делителя18 могут быть использованы элементыпамяти ОЗУ.Устройство работает следующимобразом.Входной .игнал Х, ) нос упаетпервые Рхслы преооГ,:.вл, пя 2 Го решности аппроксимации и ключаПреобразователь 2 определяет ошибкуоценки входного сигнала Х(с ) егомоделью.Модуль этой ошибки (Фиг. 2 а)подается на блок 3 сравнения, на дру.гой вход которого подается уставкамаксимальной ошибки. При достижении ошибкой установленного значенияЯ сигналом "Он (Фиг, 2) блок 3 открывает ключ 1, тем самым подавая входной сигнал Х() на второй вход преобразователя 2, где происходит уточнение модели, после чего блок 3 закрывает ключ 1. Одновременно с открыванием ключа 1 по сигналу от блока3, поданному на С-вход триггера 15,в него записывается сигнал "0", постоянно присутствующий на П-входе(третьем входе триггера 15).Таким образом, Факт срабатыванияблока 3 запоминается, что соответствует наличию выборки существенногоотсчета. Преобразователь ч запускается положительным Фронтом импульса(Фиг. 2 в) от генератора 5 и преобразует сигнал Х(с ) в код, который подается на вход блока 6. После окончания преобразования преобразовательвыдает импульсный сигнал о концепреобразования, который поступаетчерез элементы И 7 на входы записиблоков 6.1 и 6,2 памяти. На вторыхвходах элементов И 7,1 и 7.2 присутствуют противоФазные сигналы с первого и второго выходов (О и не -) .счетного триггера 13, соответственноразрешающие и запрещающие запись.Положительный Фронт импульса от генератора 5 устанавливает счетчик 8адреса и счетчик 20 в новое состоя"ние, а после прохождения через первый инвертор 16 и диФФеренцирующийэлемент 17 (Фиг. 2 д) воздействует наБ-вход триггера 15 и устанавливает15663 ЗО на его выходе сигнал 1, если на предыдуцем такте генератора 5 был существенный отсчет, В противном слу цае сигнал на Ь-входе триггера 15 подтверждает наличие сигнала н 1" на выходе триггера 15 (Фиг2 е). Изменение состояния последнего с 0 н на 1" воздействует на вход счетчика 12 заявок и переводит его в новое состояние.Выходной код счетчика 8 адреса (Фиг. 2 ж) воздействует на адресные входы блоков 6,1 и 6,2 памяти. После пробегания счетциком 8 адреса всех1 состояний на выходе переполнения устанавливается сигнал 1 н (Фиг. 2 з), который сбрасывает сцетцик 8 адрес-, в исходное нулевое состояние. Одновременно сигнал переполнения устанав. ливает сцетный триггер 13 в противоположное состояние, записывает в регистр 9 код с выхода счетчика 12 заявок и сбрасывает последний в нулевое состояние после прохождения через элемент 11 задержки, а также поступает церез элемент ИЛИ 10 на вход установки нуля счетчика 20. На адресные входы мультиплексора 14 поступают сигналы Ц (фиг, 2 п) и не-Ц (Фиг. 2 о) от триггера 13 которые разрешают прохождение на выход мультиплексора 14 кода того блока памяти 6,1 (6.2), запись в который в данный период работы счетчика 8 адреса запрещена.35Код цисла заявок, определенный за период между нулевыми состояниями счетчика 8 адреса, поступает с выхода регистра 9 на выход делителя 18, в 40 котором находится отношение максимального количества состояний счетчика адреса 8 к количеству заявок. Результат деления соответствует среднему интервалу между существенными 45 отсчетами, измеренному в периодах генератора 5, и в виде кода поступает на блок 19 сравнения кодов. На блок 19 поступает также код (Фиг2 и) с выхода счетчика 20, который накапли вает импульсы, поступающие от генератора 5 Процесс накопления происходит до тех пор, пока блок 19 сравнения кодов не выработает сигнал равенства (Фиг, 2 к), который с его 55 выхода поступает через элемент ИЛИ 10 на вход сброса счетчика 20 и одно временнс воздействует через второй инвертор 21 (Фиг. 2 л) на Я-вход Ю 936триггера 22, выходной сигнал которого (фиг. 2 м) воздействует на стробируюций вход мультиплексора 14, подключая к его входу выход одного изблоков 6.1 (6.2) памяти, Сигнал свыхода диФФеренцируюцего элемента17 (Фиг. 2 д), воздействуя на К-входКБ-триггера 22, устанавливает последний в исходное состояние, котороесоответствует закрытому мультиплексору 14, т.е. время присутствия выходного кода на выходе мультиплексора14 не превосходит по длительностипериода генератора 5,Длина Фрагмента определлетсл частотой генератора 5 и емкостью счетчика адреса 8, Частота генератора 5выбирается из частотных свойств сигнала и допустимой ошибки его представления,Организация предварительной записи текуцего Фрагмента и последуюцаяего передача с частотой, пропорциональной не мгновенной, а среднейактивности сигнала в анализируемоминтервале, повышает точность представления широкого класса сигналовв виде дискретных отсчетов и снижаетвлияние помех на это представление.Формула изобретенияустройство для адаптивной временной дискретизации, содержацее преобразовате.-,ь погрешности аппроксимации, первый вход которого объединен с первым входом ключа и являетсл инФормационным входом устройства, выход преобразователя погрешности аппроксимации соединен с первым входом первого блока сравнения, второй вход которого является задаюцим входом устройства, выход ключа соединен с вторым входом преобразователя погрешности аппроксимации, о т л и ч аю щ е е с я тем, что, с целью повыщения точности и помехоустойчивости устройства, в него введены аналогоциФровой преобразователь, второй блок сравления, счетчики, блоки памяти, регистр, триггеры, мультиплексор, элементы И, элемент ИЛИ, инверторы, делитель, диФФеренцируюций элемент, элемент задержки и генератор импульсов, выход которого соединен непосредственно с первыми входами первого и второго счетчиков и аналого-циФрового преобразователя и через последо156633 оставитель Н.Бочароваехред Л.Олийнык КоРРектоР М,Шаро В.Петраш едак аказ 1224 раж 4 лис ное и твенного комитета по изобретениям и открытия 113035, Москва, Ж, Раушская наб., д. 4/5 Госуда оизводственно-издательский комбинат Патент , г, ужгород, ул.апарина, 10 вательно соединенные первый инвертор и дифференцируюций элемент - с первыми входами первого и второго триггеров, второй вход аналого-цифрового преобразователя подключен к информационному входу устройства, первый и второй выходы аналого-циФрового преобразователя соединены с первыми входами соответственно блоков памяти и элементов И, выходы которых соединены с вторыми входами одноименных блоков памяти, выходы которых соединены соответственнс с первым и вторым входами мультиплексора, первый и вто; рой выходы первого счетчика соединены соответственно с третьими входами первого и второго блоков памяти и входом элемента задержки, первыми ;.кодами регистра и первого элемента И 1 И, вторым входом первого счетчикавходом третьего триггера, первый и второй выходы которого соединены соответственно с вторым входом пер( вого элемента И и третьим входоммультиплексора и вторым входом второго элемента И и четвертым входоммультиплексора, второй вход первоготриггера подключен к выходу первогоблока сравнения, третий вход является установочным входом устройства,выход первого триггера соединен спервым входом третьего счетчика, второй вход которого подключен к выхОдуэлемента задержки, выход третьегосчетчика соединен с вторьм входомрегистра, выход которого соединен через делитель с первым входом второго блока сравнения, выход элементаИЛИ соединен с вторым входом второгоблока сравнения, выход которого соединен непосредственно с вторым входом элемента ИЛИ и через второй инвертор - с вторым входом второготриггера выход которого соединен спятым входом мультиплексора, выходкоторого является выходом устройства,