Фазовый детектор

(54) ФАЗОВ (57) Изобр измеритель ТЕКТ тройст ванных оторых не Цель и сти де ошения очноот ов д епи в ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ОПИСАНИЕ К АВТОРСКОМУ СВ ение относится к радиой технике, в частностим демодуляции фазомадуигналов, девиация фазыревьппает +27, а спектрой модуляции узкополособретения - повьппениеектирования и увеличенисигнал-шум (С/Ш) на выхдетектора. Для достижеетектор введены усили 2тель-ограничитель 6, преобразователь 7 фаза-код, блок 8 задержки, блок 9 вычитания, блок 10 сравнения кодов, два формирователя 11, 15 импульсов, генератор 12 тактовых импульсов, два делителя 13, 14 частоты и блок 16 постоянного запоминающего устройства. В предлагаемом детекторе имеется возможность с помощью подстройки значения порога пос редством управляющего сигнала подстраиваться под разя"-,чные девиации фазы входного сигнаа. Это увеличивает возможности устройства и его помехоустойчивость, 1 рименение предгагаемого детектора позволяет существенно уменьг,ить ошибку детектирования (до 1 ), повысить примерно на 6 дБ соотношение С/Ш на выходе устройства и обеспечить однозначный диапазон фазового детектирования в пределах +2. 2 ил,1Изобретение относится к радиоизмерительной технике, в частностик устройствам демодуляции фаэомодулированных сигналов, девиация фазыкоторых не превышает +2 к, а спектрзакона фаэовой модуляции узкополосный,Цель изобретения - повышение точности детектирования и увеличениесоотношения сигнал-шум на выходедетектора.На фиг.1 приведена функциональная электрическая схема предлагаемого фазового детектора; на фиг,2временные диаграммы, поясняющие работу фазового детектора,Фазовый детектор содержит первыйэлемент И 1, триггер 2, цифроаналоговый преобразователь 3, второй элемент И 4, инвертор 5, усилитель-ограничитель 6, преобразователь 7 фазакод, блок 8 задержки, блок 9 вычитания, блок 10 сравнения кодов, первыйформирователь 11 импульсов, генератор 2512 тактовых импульсов, первый 13 ивторой 14 делители частоты, второйформирователь 15 импульсов и блок 16постоянного запоминающего устройства.Фазовый детектор работает следующим образом;Фаэомодулированный сигнал с частотой Г , имеющий фазовую модуляцию ссинусоидальной огибающей, поступаетна вход усилителя-ограничителя 6.Усилитель-ограничитель 6 преобразуетвходной синусоидальный сигнал частотыв сигнал прямоугольной формы тойже частоты, имеющий ту же фазовую модуляцию. Поскольку во входном сигналевместе с входным синусоидальным сигналом присутствует флуктуирующая помехаи шум, нельзя применять высокЬчувствительный входной формирователь, например компаратор напряжения, который искажает фронты и спады прямоугольного сигнала, внося большую ошибку в значение измеряемой фазы илиже вообще может сделать устройствонеработоспособным,Прямоугольный сигнал с выхода50усилителя-ограничителя 6 поступаетна первый вход двухполупериодногопреобразователя 7 фаза-код. На второйвход преобразователя 7 фаза-код поступает опорное напряжение с выхода 55второго делителя 14 частоты (фиг.2 а).Относительно этого сигнала осуществляется фаэовая демодуляция, На третий вход преобразователя 7 фаза-код поступают счетные импульсы с выхода первого делителя 13 частоты. Преобразователь 7 фаза-код преобразует фазовые сдвиги Ф 11-сигнала в цифровой код. На выходе преобразователя 7 фаза-код получают значение фазового сдвига в цифровом коде. Усилитель-ограничитель 6 вносит в преобразуемый фазовый сдвиг ошибку, которая к тому же имеет температурную нестабильность. Если при формировании выходного сигнала по фронту ошибка преобразования имеет знак "+", то при формировании по спаду она имеет знак "-", Осуществляя формирование выходного сигнала одновременно по фронту и по спаду, а затем складывая полученные значения и деля их на 2, можно уменьшить ошибку, вносимую усилителем-ограничителем 6, в чем и заключается работа двухпо-лупериодного преобразователя 7 фазакод. Частота счетных импульсов, поступакзцих с выхода первого делителя 13 частоты, определяет дискретность измерения фазы сигнала. Двухполупериодный преобразователь 7 фаза-код обеспечивает линейное преобразование ФИ-сигнала в цифровой код, пропорциональный фазе сигнала в динамическом диапазоне от 0 до 2 относительно опорного напряжения, поступающего с выхода второго делителя 14 частоты. В качестве такого преобразователя может быть использовано известное устройство. Диаграмма на фиг.2 б соответствует продетектированному закону фазовой модуляции входного сигнала с синусоидальной огибающей в диапазоне +2, Выпуклая часть диаграммы соответствует продетектированным положительным сдвигам фазы, вогнутая часть - продетектированным отрицательным сдвигам фа" зы.Цифровой сигнал с выхода преобразователя 7 фаза-код поступает на первый вход блока 8 задержки на один интервал преобразования, на второй вход блока 9 вычитания и на второй вход цифроаналогового преобразователя 3. Блок 8 задержки выполняется в цифровом виде, например в виде регистра сдвига на один такт, Управление задержкой производится импульсами, поступающими с выхода второго формирователя 15 импульсов, На выходе блока задержки присутствует задержан29409 О 515 ный на один такт преобразования сигнал (диаграима на фиг.2 в). Этот сигнал поступает на первый вход блока 9 вычитания. На первом выходе блока 9 вычитания имеется сигнал, изображенный на фиг.2 г. Этот сигнал соответствует модулю производной сигнала с выхода преобразователя 7 фаза-коп. На втором выходе блока 9 вычитания формируется сигнал, соответствующий знаку сигнала на первом выходе блока вычитания 9 (фиг.2 е), Этот сигнал пост; пает на второй вход первого элемента И 1 и через инвертор 5 на второй вход второго элемента И управляя имиС первого выхода блока вычитания 9 сигнал, изображенный на фиг.2 г, поступает на первый вход блока 10 сравнения кодов. На второй вход блока 1 О сравнения кодов поступает значение порога с выхода блока 1 Й постоянного запоминающего устройства 16. Значение порога формируется в соответствии с сигналом управления, поступающим на вход блока 16, Блок 10 сравнения кодов осуществляет цифровое сравнение кодов двух сигналов. При превышении сигналом на первом входе значения порога на втором входе на выходе блока 10 Формируетсясигнал превышения (фиг.2 д). Сигналс выхода блока 10 сравнения кодовпоступает на вход первого формирователя 11 импульсов, в котором формируется импульс, соответствующий Франту сигнала с выхода блока 10 сравнения кодов, Этот сигнал пос.тупает на первые входы первого и второго элементов И 1 и 4 и проходит наих выход или же не проходит в зависимости от того, какой уровень управляющего сигнала имеется в данный момент времени на втором входе элемента И. На выходе первого элемента И 1Формируется импульс, показанный нафиг.2 ж, на выходе второго элементаИ 4 - импульс, показанный на Фиг,2 з.С выхода элемента И 1 импульс поступаег на вход установки в "1" триггера 2, а с выхода элемента И 4на вход установки в "О" триггера 2.На выходе триггера .". формируетсясигнал, изображенный на фиг.2 и, Этотсигнал поступает на первый ьходцифроаналогового преобразователя 3,который является входом старшего разряда входного кода преобразователя3. На выходе цифроаналогового преоб 5 20 25 30 35 40 45 50 55 разавателя 3 формируется сигнал,изображенный на Фпг,2 к. Этот сигналсоответствует демадулированноиу сигналу с однозначным участком демодуляции +2 и,В предлагаеиом фазовом петект.реимеется возможность с помощью подстройки значения порога посредствамуправляющего сигнала подстраиватьсяпад различные девиации Фазы входногосигнала. Это расширяет вазможностиустройства и увеличивает его помехо устойчивость, В случае применения панага фазового детектора в квазидапплеровскои радиопеленгаторе такимуправляющим сигналом является капчастоты с радиаприемного устройства.Величина девиации фазы для квазипо -плеровского радиопеленгатора зависитат радиуса антенны и от длины волныпринииаеиаго радиопеленгатором сига .ла. В квазидапплеравском радиопеленгаторе величина девиации Фазы фазомодулированного сигнала различна ппяразных частот рабаты пеленгатора.Соответственно, амплитуда сигнала(фиг.2 г) также различна, Чтобы папучить сигнал (фиг.2 д) на выходе бли:10 сравнения кодов, необходима различное значение порога. Гоответственна, блок 16 постоя.;:ага запоминающего устройства выпаля"т раль правабразователя ко-ав между к л:иуправляющего сигнала и капам еабхадимям Пля рабаты блока 10 сраь -нения кодов.Применение преплагаемага Фа авага детектора пазваляе существеннауменьшить ошибку детектирования фазыо(до 1 ), повысить примерна яа б пБсоотношение сигна:-шум нз вь- адеустройства и обеспечить апназначнь".диапазон Фазового пегсктира зания впределах +2. Б.-.ак В задержки манж-гбыть выполнен и 1 ПС 533 ТМ 9, б:.оквычитания - на ИХС 530 И 113, предста;. -ляющий собой арифиетико-логическоеустройство, блок 1 сраэнеия кодовна И 1 С 533 С:1 .,ариираватель импульсов - на 533.1 ЛЗ, 533 ЛИ 1, ннвертарна 533 ЛН 1, элементы :1 1 и 4 - намикросхеме 533 йЗ, триггер- намикросхеме 533 ТР, цифроаналоговыйпреобразователь 3 - а микросхемах594 ПА 1, 140 УД 7, блок 1 б постоянногозапоминающегострайсгв - на микросхеме 556 РТ 5 (в этот блок закладывается прошивка" -аления порога,1529409 соответствующая сигналу управления),генератор тактовых импульсов - наИИС 448 ГГ 2, делители частоты 13 и14 - на микросхемах 133 ИЕ 5.Формула изобретения Составитель В,ЦветковТехред Л.Сердюкова Корректор И.Муска Редактор Л.Пчолинская Заказ 7758/54 Тираж 884 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Москва, Ж, Раушская наб., д, 4/5 Производственно-иэдательский комбинат "Патент", г.ужгород, ул, Гагарина,101 Фазовый детектор, содержащий последовательно соединенные первый элемент И, триггер и цифроаналоговый преобразователь, а также второй элемент И, первый вход которого соединен с первым входом первого элемента И, и инвертор, о т л и ч а ю щ и й с я тем, что, с целью повышения точности детектирования и увеличения соотношения сигнал/шум на выходе фазового детектора, в него введены последовательно соединенные усилитель-ограничитель, вход кото 20 рого является входом фазового детектора, преобразователь фаза-код, блок задержки, блок вычиТания, второй вход которого соединен с входом блока задержки и с вторым входом цифроаналогового преобразователя, блок сравнения кодов и первый формирователь импульсов, выход которого соединен с первым входом первого элемента И, последовательно соединенные генератортактовых импульсов, первый делительчастоты, выход которого соединен стретьим входом преобразователя фазакод, второй делитель частоты, выходкоторого соединен с вторым входомпреобразователя фаза-код, и второйформирователь импульсов, выход которого соединен с управляющим входомблока задержки, а также блок постоянного запоминающего устройства, выходкоторого соединен с вторым входомблока сравнения кодов, при этом второй выход блока вычитания соединен свторым входом первого элемента И ис входом инвертора, выход которогосоединен с вторым входом второго элемента И, причем выход второго элемента И соединен с вторым входом триггера, вход блока постоянного запоминающего устройства является управляющимвходом фазового детектора, а выходцифроаналоГового преобразователявыходом фазового детектора.