Запоминающее устройство с автономным контролем

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК ЯО,С 11 С 290 ягреса, регист ки кода адреса и второй блоки с первого по ч ервого па тво СССР О, 1981, о СССР /ОО, 1984 элеме ы зад тор е щес вил тел в аст прхр ,л еп сн адре хр а 1 енияа и адреса, а та 1 и считанного из н аличие хотя бы од изобре;ения даст ения в устройства е путе копите ой еди пр чи числ верна ицы.за счет гается ел емоц правка ствляю вв об ей ф вязи, осущ тн нала опрос ечив ающ ей й 1 сгва при известной длитель ойчивую мирование си остью, абес е алцз ациилементной абот уст юба ега набазе. 1 ил ОСУДАРСТВЕННЫЙ КОМИТЕТ СССР О ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ ОРСКОМУ СВИДЕТЕПЬС"ГВ(57) Изобретение относится к вычислительной технике и может быть использовано в системах обработки ипередачи цифровь 1 х данных повышеннойнадеясности. Целью изобретения является расширение области примененияустройства за счет возможности егореализации на элементах импульснопотенциальной и потенциальной логики с различным быстродействием, Устройство содержит накопитель, регистр р числа, блоки сверти кода числа, первь 1 й сравнения, триггеры етвертый, элементы И четвертый, первыц и ты ИЛИ, первый и второй рж 1 си, В устройстве осувтаномный контроль праненця данных г накопи- ности функционирования й и цепеч выборки путем акопителе кодов сверток30 Изобретение относится к вычислительной технике и может быть использовано в системах обработки ипередачи цифровых данцых повышеннойнадежности,Цель изобретения - расширениеобласти применения устройства засчет возможности его реализации наэлементах импульсно-потенциальнойи потенциальной логики с различнымбыстродействием,На чертеже представлена схемазапоминающего устройства с автономным контролем.Устройство содержит первый триггер 1, первый элемент ИЛИ 2, первыйэлемент И 3, регистр 4 адреса, второй 5, третий 6 и четверый 7 триггеры, первый элемент 8 задержки, второй 9 и третий 10 элементы И, второйэлемент 11 задержки, второй элементИЛИ 12, первый 13 и второй 14 блокисравнения, дешифратор 15, накопитель16, регистр 17 числа, четверый элемент И 18, блок 19 свертки кода адреса и блок 20 свертки кода числа,Запоминающее устройство работаетследующим образом.Ца второй вход элемента ИЛИ 2подается сигнал, который, пройдяэлемент ИЛИ 2, устанавливает триггер1 в исходное состояние (или состояние исправности устройства). Затемца вход элемента И 18 подается сиг"35пал опроса, а ца входы регистра 4адреса - код адреса, который свертывается при помощи блока 19 сверткикода адреса, Результаты свертки подаются на первый вход блока 13 сравнения. Сигнал опроса, пройдя черезэлемент И 18, производит установкутриггеров 5-7 в единичное состояние(соотве;ствукщее неисправности) ипоступает на вход дешифратора 15 и45на вход элемента 11 задержки, Этотсигнал, задержанный элементом 11задержки на время, необходимое дляустойчивого считывания информации изнакопителя 16 при выполнении накопителя 16. дешифратора 15 и регистра4 адреса на лгобой существующей элементной базе, производит установкутриггера 1 в инверсное состояние (илисостояние неиспраьцости устройства).При этом цепь опроса устройства (элемент И 18, управляемый единичным выходом триггера 1) для приема следугощего сигнала блокирована. При наличии ца втором входе дешифратора 15 сигнала опроса, длительность которого определена при помощи блока 11, на одном из выходовдешифратора 15 появляется сигнал,производящий выборку информации изсоответствующей ячейки памятгэ накопителя 16. С выходов накопителя 16 считанная информация поступает на входырегистра 17 числа и на входы элемента ИЛИ 12. Числовой код, зафиксированный в регистре 17, свертываетсяпри помощи блока 20 свертки кодачисла и поступает на первый входблока 14 сравнения. На второй входэтого блока подается значение контрольного признака четности числовойинформации, который также считываетсяиз накопителя 16 и запоминается врегистре 17. Значение второго (адресного) контрольного признака подаетсяца второй вход блока 13 сравнения,Информация, считанная из выбраннойячейки памяти накопителя 16, пройдяэлемент ИЛИ 12, поступает на второйвход триггера 5, в результате чегопоследний меняет свое состояние. Этоновое состояние триггера 5 соответ -ствует состояниго исправности (приэтом, предполагается, что из выбранной ячейки памяти накопителя 16 будет считана хотя бы одна единица),Этот случай соответствует исправности цепей опроса дешифратора и накопителя. Результаты контроля правильности считанной инфор:гации и выбранного адреса с выходов блоков 13 и 14сравнения поступают соответственнона вторые входы элементов И 9 и 10.Ца первые входы этих элементов поступает сигнал с выхода элемента 11 задержкиБ случае правильности проверок четности элементами 9 и 10 выдается сигнал, поступающий на второй вход триггеров 6 и 7 соответственно,В резуль.ате триггеры 6 и 7 изменяют свое состояние. Измененное состояние триггеров 5-7 фиксируется на втором, третьем и четвертом входах первого элемента И 3. Опрос элемента И 3 производится сигналом, выбранным элементом 11 и задержанным на элементе 8 зацержки, С выхода элемента И 3 считьпэается сигнал, который, пройдя элемент ИЛИ 2, изменяет состояние триггера 1 в результате чего устрой 1439685ством автоматически Формируется обобщенное состояние своей исправности.В случае неисправности какого-либо блока устройства хотя бы один иэ триггеров 5-7 не изменяет состояние, соответствующее неисправности, Совпадение сигналов исправности на блоке И 3 не происходит. В результате сигнал опроса, необходимый для сбрасывания триггера 1, блоком 3 не вырабатывается.Состояние сигнального выхода триггера 1 подтвержает неготовность 1 неисправность) устройства, а цепь его опроса остается блокированной.Формула изобретенияЗапоминающее устройство с автономным контролем, содержащее регистр адреса, входы которого являются адресными входами устройства, а выходы соединены с входами блока свертки кода адреса и с информационными входами дешифратора, выходы которого подключены к адресным входам накопителя, выходы которого соединены с входами второго элемента ИЛИ и с входами регистра числа, выходы конт; рольных разрядов адреса и числа которого подключены соответственно к вторым входам первого и второго блоков сравнения и являются одноименными выходами устройстза, первые входы первого и второго блоков сравнения соединены соответственно е выходом блока свертки кода адреса и с выходом блока свертки кода числа, входы которого подключены к выходам информационных разрядов регистра числаи являются одноименными выходамиустройства, выходы первого и второгоблоков сравнения соединены соответ"ственно с вторыми входами второго и5третьего элементов И, первые входыкоторых подключены к входу первогоэлемента задержки и к выходу второгоэлемента задержки, вход которого соединен с синхровходом дешифраторавыходом четвертого элемента И и спервыми установочными входами второго, третьего и четвертого триггеров,выходы которых подключены соответственно к второму, третьему и четвертому входам первого элемента И, первый вход которого соединен с выходом первого элемента задержки, авыход подключен к первому входу пер 20 вого элемента ИЛИ второй вход которого является входом установки уст-,ройства, а выход соединен с первымустановочным входом первого триггера,выход которого является выходом25 готовности устройства и подключенк первому входу четвертого элементаИ, второй вход которого являетсявходом обрашения устройства, вторыеустановочные входы второго, третьегои четвертого триггеров подключенысоо 1 ветственно к выходам второго элемента ИЛИ, первого и гторого элементов И, о т л и ч а ю щ е е с я тем,что, с целью расширения области применения устройства за счет вазможности его реализации на элементахимпульсно-потенциальной и потенциальной логики с различным быстродействием, вьход второго элемента за 40держки подключен к второму установочному входу первого триггера,)439685 Составитель О.Исаеведактор И.Дербак Техред М.Ходанич КорректорС.Шекма 608 Тираж 590 ВНИИПИ Государственно по делам изобретен 113035, Москва, Ж, РаЗа дписно митета С открь 1 тиЧ д. /5 ская на Производственно-полиграфическое предприятие, г, Ужгород, ул. Проектная, 4