Цифровой синтезатор частоты

(51).4 Н 03 Т. ИСАНИЕ ИЗОБРЕТ вои си страив ОО ОСУДАРСТВЕННЫЙ НОМИТЕТ ССС ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(56) Авторское свидетельство СССРУ 1109912, кл. Н 03 . 7/08, 1982.Манассевич В. Сйнтезаторы частот.Теория и проектирование. М.; Связь,1979, с. 35-36,(54) ЦИФРОВОЙ СИНТЕЗАТОР ЧАСТОТЫ(57) Изобретение относится к радиотехнике и м.б, использовано в радиоприемных устр-.вах формирования частотв гетеродинах. Целью изобретения является уменьшение шага сетки частотпри сохранении быстродействия. Цифронтезатор частоты содержит переаемый генератор 1, смеситель 2,два делителя частоты с переменным коэф, деления (ДПКД) 3, 11, фазовый детектор 4, опорный генератор 5, два делителя частоты с фиксированным коэф. деления, датчик кода частоты 10. Для достижения цели введены сумматоры кодов 8, 15, регистр кода частоты 9, счетчик 12, запоминающий регистр 13, третий ДПКД 14, При изменении кода частоты Б на единиду младшего разряда выходная частота циф рового синтезатора частоты изменяется на величину Р /М, т.е. обеспечиваетсясршаг сетки частот, в М раэ меньший частоты сравнения Г при тех же динамических св-вах кольца автоподстройки. За счет уменьшения шага сетки частот возможно в М раэ увеличить кол-во синтезируемых частот при сохранении быстрОдействия. 2 ил.13634 Изобретение относится к радиотехнике и может быть использовано в радиоприемных устройствах для формирования частот в гетеродинах,Цель изобретения - уменьшение шага сетки частот при сохранении быстродействия,На фиг. 1 представлена структурная электрическая схема цифрового 10синтезатора частоты, на фиг.2 - схема третьего делителя частоты с переменным коэффициентом деления,Цифровой синтезатор частоты содержит перестраиваемый генератор 1,сме гситель 2, первый делитель 3 частотыс переменным коэффициентом деления(ДПКД), фазовый детектор 4, опорныйгенератор 5, первый 6 и второй 7 делители частоты с фиксированным коэффициентом деления, первый сумматор 8кодов, регистр 9 кода частоты, датчик10 кода частоты, второй ДПКД 11,счетчик 12, запоминающий регистр 13,третий ДПКД 14 и второй сумматор 15 кодов. При этом третий ДПКД 14 (фиг.2)содержит сумматор 16 кодов, вычитающий счетчик 17, элемент ИЛИ-НЕ 18,Р-триггер 19 и инвертор 20.Цифровой синтезатор частоты работает следующим образом.Кольцо фазовой автоподстройки частоты, состоящее из перестраиваемогогенератора 1, смесителя 2, первогоДПКД 3, фазового детектора 4, на второй вход которого с выхода первогоделителя 6 частоты поступает сигналс частотой сравнения, формирует навыходе перестраиваемого генератораВы РсР 1 см где см 4 Очастота на втором входе смесителя 2,М, - коэффициент деления первогоДПКД 3.Коэффициент деления И, формируемый первым сумматОром 8, равен сУмме 45значений Р,старших разрядов регистра9 кода и постоянного числа Ис. КодИ, определяет минимальный коэффициент деления первого ДПКД 3. ЗначениеР определяется состоянием старшихразрядов регистра 9 кода в которыйзаписывается код частоты Ис выходадатчика 10 кода. Запись осуществляется при помощи импульса с выхода первого делителя 6 частоты,55 При изменении коэффициента деленияИ выходная частота 2изменяется1с дискретностью Р . Быстродействие 58 2при перестройке определяется дйнамическими характеристиками кольца авто- подстройки и пропорционально 1/Р, Для формирования шага сетки, меньшего Р , сигнал Г 0 опорного генератора 5 во втором ДПКД 11 делится также на коэффициент М =. п 0 + и. Код И формируется в сумматоре 16 из значения с 1 младших разрядов регистра 9 кода минимального коэффициента деления и второго ДПКД 11, На выходе второго ДПКД 11 формируется последовательность импульсов с частотой 2=1, /Б, которая является тактовой частотой для счетчика 12, на вход обнуления которого поступают импульсы с часто- той Рср . В момент прихода импульса Р в счетчике 12 накапливается число К = Й/Р , которое тем же импульсом Р записывается в запоминающий регистр 13. Выходной код К запоминающего регистра 13 устанавливает коэффициент деления третьего ДПКД 14 равным К следующим образом. Сумматор 16, на вторые входы которого поступает код 1110, где "0" - уровень логического нуля в младшем разряде, вычитает из кода К единицу, и число (К) поступает на П-входы вычитаю- щего счетчика 17, который с каждым тактовым импульсом уменьшает свое состояние на единицу, пока оно не станет равным нулю, При этом на выходе элемента ИЛИ-НЕ 18 появляется потенциал высокого уровня, который задним фронтом ближайшего тактового импульса записывается в 0-триггер 19, выходной сигнал которого дает разрешение параллельной записи вычитающему счетчику 17 с его Э-входов. По переднему фронту следующего тактового импульса в вычитающий счетчик 17 записывается число (К). Далее этот процесс повторяется и на выходе П- триггера 19 формируется сигнал со скважностью К, что соответствует делению частоты следования тактовых импульсов Г, на К. Если смена кода К происходит в некоторый произвольный момент времени, то новое значение К в вычитающий счетчик 17 записывается только после окончания счета на текущем цикле счета и сбоев в работе не происходит, Выходной сигнал й =го= - с выхода третьего ДПКД 14 делитКся на постоянное число М во втором делителе 7 частоты, с выхода которо"го частота Йпоступает на второйвход смесителя 2:йз1 п 0+ЧЕМ К М КМи,+игде К - коэффициент деления первого.делителя 6 частоты,При постоянном значении кода Ина выходе датчика 10 кода выходнаячастотап 0бы ср 1 см Еср (11 о+ М+р, (р+2),МПервое слагаемое определяет минимальную синтезируемую частоту, а второе слагаемое - переменную часть синтезируемой частоты, Таким образом,при изменении кода частоты И на едигницу младшего разряда выходная часто"та цифрового синтезатора частоты изменяется на величину Р р /И, т.е.обеспечивается шаг сетки частот, вМ раз меньший частоты сравнения Г,при. тех же динамических свойствахкольца автоподстройки.Если выбрать значение М равнымЧмакс+1, где Ч , - максимальноезначение числа на выходах младшихразрядов регистра 9 кода, то приизменениях с 1 от 0 до (М) частотасигнала й перекрывает диапазон,равс,ный Р ( ), с шагом Р /М, чтоМ Сробеспечивает формирование сетки выходных частот с тем же шагом,Таким образом, уменьшение шагасетки частот дает возможность в Мраз увеличить количество синтезируемых частот при сохранении быстродействия.Формула изобретения1, Цифровой синтезатор частоты, содержащий последовательно соединенные опорный генератор, первый делитель частоты с фиксированным коэффициентом деления и фазовый детектор, последовательно соединенные смеситель и первый делитель частоты с переменным коэффициентом деления, выход которого соединен с другим входом фа 35 коэффициентом деления, первый вход ивыход второго сумматора кодов подключены соответственно к выходу младших разрядов регистра кода частоты и 40к управляющему входу второго делителя частоты с переменным коэффициентом деления, при этом второй входпервого сумматора кодов и второйвход второго сумматора кодов являются входами сигнала установки минимального коэффициента деления соответственно первого и второго делителей частоты с переменным коэффициентом деления цифрового синтезаторачастоты, а выход второго делителячастоты с фиксированным коэффициентом деления подсоединен к первомувходу смесителя, второй вход которого подключен к выходу перестраивае мого генератора, вход которого под ключен к выходу фазового детектора.2, Синтезатор по и. 1, о т л и -ч а ю щ и й с я тем, что третий 1 О 15 20 25 30 зового детектора, перестраиваемый генератор, датчик кода частоты, второй делитель частоты с переменным коэффициентом деления и второй делитель частоты с фиксированным коэффициентом деления, о т л и ч а ю щ и й с я тем, что, с целью уменьшения шага сетки частот при сохранении быстродействия, между выходом второго делителя частоты с переменным коэффициентом деления и входом второго делителя частоты с фиксированным коэффициентом деления введены последовательно соединенные счетчик, запоминающий регистр и третий делитель частоты с переменным коэффициентом деления, а также введены регистр кода частоты, первый сумматор кодов и второй сумматор кодов, при этом тактовый вход регистра кода частоты, тактовый вход запоминающего регистра и вход обнуления счетчика объединены и подключены к выходу первого делителя частоты с фиксированным коэффициентом деления, счетный вход второго делителя частоты с переменным коэффициентом деления объединен с тактовым входом третьего делителя частоты с переменным коэффициентом деления и подключен к выходу опорного генератора, первый вход и выход первого сумматора кодов подключены соответственно к выходу старших разрядов регистра кода частоты и управляющему входу первого делителя частоты с переменным5 136 4 делитель частоты с переменным коэффициентом деления содержит последовательно соединенные сумматор кодов, вычитающий счетчик, элемент ИЛИ-НЕ и 0"триггер, а также инвертор, выход которого подключен к тактовому входу П-триггера, выход которого соединен с выходом разрешения параллельной записи вычитающего счетчика и является выходом третьего делителя частоты с переменным коэффициентом де-.ления, вход инвертора объединен с тактовым входом вычитающего счетчикаи является тактовым входом третьего оставитель Ю.Ковалеехред М.Дидык ректор А,Обручар едак.Огар Заказ 6379/5В Подписноемитета СССРткрытийая наб., д. 4/5 водственно-полиграфическое предприятие, г. Ужгород 4 П Проек 3 Тираж 900, НИИПИ Государственного к по делам изобретений и113035, Москва, Ж, Раушс 3 58делителя частоты с переменным коэффициентом деления, выход переноса сумматора кодов соединен с входом звена сумматора кодов, первый кодовый вход которого является управляющим входом третьего делителя частоты с переменным коэффициентом деления, младший разряд второго кодового вхо да сумматора кодов является входомлогического нуля сумматора кодов, остальные разряды второго кодового входа объединены и являются входом логической единицы сумматора кодов.