Устройство для извлечения квадратного корня из суммы квадратов

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 19) (11) 0 7 о 4 С 06 Р 7/552 ОПИСАНИЕ ИЗОБРЕТН АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ КОМИТЕТ ССПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫ(56) Авторское свидетельство СССРВ 634271кл. С 06 Р 7/552, 1976.Авторское свидетельство СССРУ 1001094, кл. С 06 Р 7/552, 1981(54) УСТРОЙСТВО ДЛЯ ИЗВЛЕЧЕНИЯ КВРАТНОГО КОРНЯ ИЗ СУММЫ КВАДРАТОВ(57) Изобретение относится к вычилительной технике и может быть ис пользовано в различных функциональных преобразователях, а также в устройствах обработки дискретной инфор-,мации. Цель изобретения - повьппениебыстродействия и точности вычисления,что достигается благодаря введениюв устройство, содержащее блоки 1 и 2выделения модуля, блок 6 деления,коммутатор 7, сумматор 8 и распределитель 9 импульсов, блока 3 выделения максимального числа, блока 4 выделения минимального числа, квадратора 5 с соответствующим их подключением. 2 ил.1132Изобретение относится к вычислительной технике и может быть использовано в различных Функциональныхпреобразователях, а также в устройствах обработки дискретной информации еЦель изобретения - повьппение быстродействия и точности вычисления.На фиг, 1 изображена функциональная схема устройства; на Фиг. 2 -временная диаграмма работы устройства,Устройство (фиг. 1) содержит первый 1 и второй 2 блоки вьделения модуля, блок 3 вьделения максимальногочисла, блок 4 вьделения минимальногочисла, квадратор 5, блок 6 деления,коммутатор 7, сумматор 8 и распределитель 9 импульсов,Устройство производит вычислениеквадратного корня иэ суммы квадра"тов двух чисел по приближенной Формулеянг-М к)+и = )а 1 +ь.351)Р а 64 81а+ - Ь256;11 дкс 1 х 1 1 У 1 ь Ьсм 11 н 9 х 13У 3 (1)где х,у - входные величины;Е - точное значение- результата;Е - приближенное значение ребрзультата;а,Ь - максимальное и минимальное.значение из чиселх,1 у.Относительная ошибка результатавычисляется по ФормулеЕ(2)Для вывода (1) используем итерационный процесс Герона для извлечения квадратного корня из числа А:2 +у 2 - а 2+Ь 2Е,с (Е, + )с . (Е, +1 А 1а 2 +Ь 2) (3) где 2. - очередной номер итерации;Е, - приближенные значения результата до и после выполнения2-й итерации.Принимая за начальное приближение результата величину81Е с(а+ - Ь)256а также используя Формулу Герона ,3) получим(5) 4 О Как видно из формулы (1), вычисление квадратного корня из суюы квадратов двух чисел в предлагаемом устройстве можно производить за один цикл работы квадратора 5 и блока 6 45 деления, а также операций вьделениямодуля, определения максимального и минимального значений а,Ь из чиселх 1; 1 у 1., сдвигов и суммирования. 50 В устройстве производится вычисление следующих величин; ас), 1 х ; ) у;Ь: х 1; (у)1 81 1 1с 1 са+ -- Ьса+(- + - + ) Ь 256 4 6 256 55 Ь Ь 6 с 81 а а+=Ь 256 35 1(4)256Формула (4) обеспечивает точностьвычисления результата, при которойабсолютное значение относительнойошибки не превосходит величиныЕ,-Ег, :--со,гд.Экспериментально, методом подбора,установлено, что Формула (1) обеспечивает более высокую точность вычисления квадратного корня из суммыквадратов двух чисел, при этом абсолютное значение относительной ошибки 2 о,не превосходит величиныЕп И .= - -1- . О 112т,е, формула (1) позволяет повыситьточность результата в 2,5 раза по 25 сравнению с Формулой (4).Легко показать что относительнаяЕпрошибка толькоот величины Ь/а.ДействительноСдвиг двоичных чисел в предлагаемом устройстве производится путем жесткой коммутации входов и выходов следующим образом.Выход блока 4 вьщеления минималь- ного числа подключен к второму, третьему и четвертому информационным входам первой группы входов коммутатора 7 со сдвигом вправо соответственно на 2,4,8 разрядов. Выход блока 6 деления подключен к второму, третьему и четвертому информационным входам второй группы входов коммутатора 7 со сдвигом вправо соответственно на 1,5,6 разрядов.Блоки 1 и 2 выделения модуля, вырабатывающие величины ( х );у 1, представляют собой преобразователи кодовСумматор 8 (с коммутатором на выходе) производит суммирование поступающих на его информационные входы четырех чисел по сигналам с распределителя импульсов на управляющие входы коммутатора 7, Выдача результатов суммирования. производится по сигналам, поступающим на управляющие входы коммутатора на выходе сумматора 8 с третьего и пятого выходов распределителя 9 импульсов. Блоки 3 и 4 вьщеления максимального и минимального числа являются общеизвестными.Устройство для извлечения квадратного корня из суммы квадратов работает следующим образом.Входные величины х,у поступают в устройство через информационные входы первого 1 и второго 2 блоков выделения модуля по сигналу, поступающему на их управляющие входы с первого выхода блока 9 управления. Абсолютные величины ) х); ) у ) с выходов блоков 1 и 2 выделения модуля поступают на входы блока 3 вьщеления максималь. ного числа и блок 4 вьщеления минимального числа, на выходах которых вырабатываются соответственно величиныащ макс 1 х ); )у); Ъ=мин 1 х);уВеличина Ъ= ц 1 х);)уЦ с выхода блока 4 выделения минимального числа поступает в квадратор 5, который производит вычисление величины Ь . Одновременно величина а с выхода блока 3 вьщеления максимального числа и величины 1/4 Ь; 1/16 Ь; 1/256 Ь с выхода блока 4 вьщеления минимального числа поступают на все четыре информационных входа первой группы81256поступает на вход делителя блока 6 20 деления, на вход делимого которогопоступает величина Ь с выхода квадратора 5, Блок 6 деления вырабатывает величинуЬй25 Й 81а+ - Ь256По сигналу с четвертого выходаблока 9, поступающего на второй управляющий вход коммутатора 7, в поЗ 0 следнем соединяется вторая группавходов с выходами, поэтому величинаа=вакс Цх 1 УЦ с выхода блока 3 выделения максимального числа, а также1 1 123264величины - й; - 2; - 2 с выхЬдаблока 6 деления поступают на информационные входы сумматора 8, которыйв соответствии с формулой (1) вычисляет результат40 у, (а+ й+ й+ Й)1 1 1ер 2 32 64 или 35 пр + 64Ь8145а 256 ЬПо сигналу с пятого выхода распределителя 9 импульсов, поступающегона второй управляющий вход сумматора8, в последнем открывается основной 0 выход, по которому результат вычисления квадратного корня иэ суммы квадратов двух чисел, вычисленный поприближенной формуле (1), поступаетна выход устройства. 55 На фиг. 2 изображена временнаядиаграмма работы устройства в предположении, что суммарное время функционирования блока 5 (квадратор) и блоков 3 и 4 вьщеления максимального и входов коммутатора 7, который соединяет первую группу. входов со своими выходами по сигналу пОступающему на 5свой первый управляющий вход с второго выхода распределителя 9 импульсов, В сумматоре 8 производится вычисление величины1 181 10 4 6 256 256й=(а+ - Ь+ - Ь+ - Ь) =(а+ - Ъ) .По сигналу, поступающему с третье"го выхода распределителя импульсов на первый управляющий вход суммато" ра 8 в последнем открывается допол нительный выход, по которому вели- чинаФормула изобретения Рог,яСоставитель Н. Шелобановаактор Е. Копча Техред Л.Сердюкова Коррек Решетни Заказ 3390/45 ВНИИП по 1303Тираж 672Государственного коелам изобретений и Москва, Ж, Рауш Подписноета СССР ткрытиикая наб.,5 Производственно-полиграФическое предприятие, г. Ужгород, ул. Проектная, 4 5 132709 минимального чисел (вычисление велимакс 1 х Ву 1 и Ь мин) х 1;у )не превосходит время срабатыванияблока 6 деления, а время суммирования четырех слагаемых в сумматоре 8 не .больше времени возведения в квадратвеличины Ьх 1;у) в блоке 5(квадраторе).Временная диаграмма (фиг. 2) работы блока 9 в предлагаемом устройстве О составлена в предположении, что Т 1= 2 Т; Т 2=6 Т; Т 3=9 Т; Т 4=3 Т, где Т - промежуток времени между синхронизи"рующйми сигналами (фиг. 2 а); Т время вычисления величин а= ,Ох 1 5 Я.ь Ь минх 1 УЦ (Работа блоков1-4); Т 2 - время вычисления величины Ь в квадраторе 5; ТЗ - время деленияадвух чисел в блоке 6 деления; Т 4 - время суммирования четырех слагаемых 20 в сумматоре 8.На фиг. 2 б показана временная диаграмма выработки сигналов В 1-В 5 соответственно на первом, втором, тре- . тьем четвертом и пятом выходах рас пределителя импульсов. Устройство для извлечения квадрат ного корня из суммы квадратов, содержащее первый и второй блоки выделения модуля, информационные входы которых являются входами устройства, а уп равляющие входы соединены с выходом 35 первой временной последовательности распределителя импульсов, выход вто 7 6рой последовательности которого соединен с первым управляющим входомкоммутатора, блок деления и сумматор,первый выход которого является выходом устройства, о т л и ч а ю щ е е -с я тем, что, с целью повышения быстродействия и точности вычисления,в устройство введены блок выделениямаксимального числа, блок выделенияминимального числа и квадратор, причем выходы первого и второго блоковвыделения модуля соединены каждый свходами блока выделения минимальногочисла и блока выделения максимальногочисла, выход которого соединен с первыми информационными входами первойи второй групп входов коммутатора,второй, третий и четвертый информационные входы первой группы входовкоторого подключены к выходу блокавыделения минимального числа и входуквадратора, выход которого соединенс входом делимого блока деления, входделителя и выход которого соединенысоответственно с вторым выходом сум"матора и вторым, третьим и четверрым информационными входами второйгруппы входов коммутатбра, первый,второй, третий и четвертый выходыкоторого подключены к соответствующиминформационным входам сумматора первый и второй управляющие входы которого и второй управляющий вход коммутатора соединены соответственно с выходами третьей, пятой и четвертойвременных последовательностей распределителя импульсов.