Устройство для деления частоты пов-торения импульсов

(71) Заявмтел 54) УСТРОЛСТВО ДЛЯ ДЕЛЕНИЯ ЧАСТОТЬ ПОВТОРЕНИЯ ИМПУЛЬСОВИзобретение относится к импул и технике и может быть использовано в ф ровых синтезаторах частоты.Известен делитель частоты, содержащий соединенные последовательно основной и дополнительные делители частоты с переменным коэффициентом деления, выходы которых подключены ко входам суммирующего блока, разрядные коммутаторы, причем выходы суммирующего блока через разрядные коммутаторы подключены к входам основного делителя частоты 11.Недостатком известного делителя является неравномерность распределения импульсов во временном интервале, что приводит к возникновению паразитных спектральных составляющих в сигнале и это в свою очередь ограничивает применение подобных делителей в синтезаторах частот.Наиболее близким по технической сущности к предлагаемому является устройство для деления частоты повторения импульсов на коэффициенты деления, представленные неправильной двоичной дробью с точностью до заданного двоичного знака после запятой, содержащее делитель частоты, схему запрета и цифровой интегратор, состоящий из 2регистра подынтегральной функции и сумматора, параллельные входы ввода кодакоторого соединены с параллельными выходами выдачи кода регистра подынтегральной функции, причем выход делителя частоты соединен со входом приращения независимой переменной цифрового интегратора, выход которого соединен со входомзапрещения схемы запрета, управляемыйвход которой соединен со входом устройства,а выход - с входом делителя частоты 2.Недостатком известного устройства является неравномерность распределения выходных импульсов во временном интервале.Причем неравномерность расстановки выходных импульсов составляет период входной частоты. А уровень паразитных спект 5 ральных составляющих грубо определяетсяотношением между периодами входной ивыходной частоты.Цель изобретения - повышение равномерности следования выходных импульсовпри той же разрядности делителя частотыи цифрового интегратора,Эта цель достигается тем, что в устройство для деления частоты повторения импульсов, содержащее цифровой интегратор,817891 4, состоящий из регистра подынте грал ьной функции и сумматора, информационные входы которого соединены с информационными выходами регистра подынтегральной функции,и делитель частоты, выход которого подключен ко входу приращения независи-. мой переменной цифрового интегратора, введены два соединенных последовательно и включенных между входом устройства и входом делителя частоты блока сдвига и два триггера, выход каждого из которых соединен с разрешающим входом одного из блоков сдвига, причем счетный вход первого триггера соединен с выходом делителя частоты и выходной шиной устройства, вход установки в нуль - с выходом старшего разряда регистра подынтегральной функции,счетный вход второго триггера подключен к выходу сумматора цифрового интегратора.На чертеже приведена структурная электрическая схема предлагаемого устройства для деления частоты повторения импульсов.Устройство содержит соединенные последовательно два блока 1 и 2 сдвига, делитель 3 частоты, цифровой интегратор 4, состоящий из сумматора 5 и регистра 6 подынтегральной функции. Причем выходная шина подключена к выходу делителя 3 частоты и ко входу сумматора 5 цифрового интегратора 4, к которой подключен также счетный вход первого триггера 7, вход установки в нуль которого подключен к старшему разряду регистра 6 подынтегральной функции. Причем выходная шина подключена к выходу делителя 3 частоты и ко входу сумматора 5 цифрового интегратора 4, к которой подключен также счетный вход первого триггера 7, вход установки в нуль которого подключен к старшему разряду регистра 6 подынтегральной функции цифрового интегратора 4. Счетный вход второго триггера 8 соединен с выходом сумматора 5 цифрового интегратора 4. Выходы каждого из триггеров 7 и 8 подсоединены к разрешающим входам одного из блоков 1 и 2 сдвига.Устройство работает следующим образом, В регистр 6 подынтегральной функции цифрового интегратора 4 вводится код, соответствующий дробной части коэффициента деления, а коэффициент деления делителя 3 частоты устанавливают равным целой части коэффициента деления, Работа устройства разбивается на два режима: первый, когда дробная часть коэффициента деления меньше 6,5, и второй - больше или равна 0,5.При работе в первом режиме блок 1 сдвига работает в качестве повторителя входной последовательности. Управление этим блоком осуществляется через триггер 7 от старшего разряда регистра 6 подынтегральной функции. Если дробная часть коэффициента деления меньше 0,5, в старшем разряде регистра подынтегральной функции записан логический О, который, поступая на вход обнуления триггера 7, запрещаетего работу в счетном режиме.Импульсная последовательность, подлежащая делению, подается через блок 1 сдвига и блок 2 сдвига, который в исходном5 состоянии работает так же, как повторитель.Каждый импульс, поступающий с выхОдаделителя 3 частоты на вход приращениянезависимой переменной цифрового интегратора 4, управляет суммированием содержимого регистра 6 подынтегральной функО ции с остатком от предыдущего суммирования, находящегося в сумматоре 5,Импульс приращения интеграла, поступая на триггер 8, изменяет его состояние,что в свою очередь вызывает сдвиг входнойпоследовательности на 180.Тем самым достигается деление на число М + ф-. Таким образом, деление происходит на М и И + - , т. е. выходные импульсы расставлены равномерно.В втором режиме (когда дробная частькоэффициента деления больше 0,5) в старшем разряде регистра 6 - логическая 1,которая разрешает переключение триггера 7.Сдвиг в блоке 1 происходит по каждомувыходному импульсу делителя 3, Блок 25 сдвига работает как и в первом режиме.Таким образом, в этом режиме деление происходит на М + - и Х + 1, т. е, неравномерность следования выходных импульсовсоставляет 0,5 периода входной частоты,и, следовательно, уровень модуляции вы 30 ходного сигнала уменьшается вдвое.Технический эффект от использованияпредлагаемого устройства заключается вповышении равномерности следования выходных импульсов, что, в свою очередь, приводит к уменьшению вдвое уровня побочныхспектральных составляющих выходного сигнала,При использовании такого делителя вкачестве формирователя гетеродинной час О тоты приемника увеличивается его помехоустойчивость,Формула изобретения45Устройство для деления частоты повторения импульсов, содержащее цифровой интегратор, состоящий из регистра подынтегральной функции и сумматора, информационные входы которого соединены с информационными выходами. регистра подынтегральной функции, и делитель частоты, выход которого подключен ко входу приращения независимой переменной цифрового интегратора, отличающееся тем, что, с целью55 повышения равномерности следования выходных импульсов, в него введены два соединенных последовательно и включенных между входом устройства и входом делителя817891 рого триггера подключен к выходу сумматора цифрового интегратора.Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССР489226, кл, Н 03 К 23/00, 1973.2. Авторское свидетельство СССР372700, кл. Н 03 К 23/00, 1970,Черныс Составитель ВТехред А. Бойка Тираж 730 ИИПИ Государственногопо делам изобретений 35, Москва, Ж - 35, Рау ППП Патент, г. Ужго Редактор Н. КешеляЗаказ461/74ВН 113 илиалчастоты блока сдвига и два триггера, выход каждого из которых соединен с разрешаю.1 цим входом одного из блоков сдвига, причем счетный вход первого триггера соединен с выходом делителя частоты и выходной шиной устройства, вход установки в нуль - 5 с выходом старшего разряда регистра подынтегральной функции, а счетный вход втошевКорректор Н. ШвыдкПодписноекомитета СССРи открытийшская наб., д. 4/5од, ул. Проектная, 4