Устройство сопряжения процессора с арифметическим расширителем

(51)4 С 06 Р 13 00 ОПИСАНИЕ ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ.(56) Авторское свидетельство СССР В 1182529, кл, С 06 Г 13/00, 1984. (54) УСТРОЙСТВО СОПРЯЖЕНИЯ ПРОЦЕССОРА С АРИФМЕТИЧЕСКИМ РАСШИРИТЕЛЕМ (57) Изобретение относится к вычислительной технике и может быть использовано в устройствах обработки информации для подключения арифметического расширителя или других внешних устройств типа вычислителя элементарных функций, функционального 801 09031 А 2 преобразователя и является усовершенствованием устройства по а.с. 9 1182529.Целью изобретения является сокращение непроизводительных затрат времени за счет исключения "пустых" команд, необходимых для временного согласования работы функционального раширителя и ЭВМ. Это достигается введением в устройство схемы прерываний, содержащей второй элемент И 14, третий элемент ИЛИ 15 формирователь .импульса готовности (одно- вибратор) 12, триггер 8 прерывания и шифратор 16 вектора прерывания. Предложенное решение позволяет по-лезно использовать время процессорана интервале времени работы функционального расширителя. 3 ил,1 13090Изобретение относится к вычислительной технике и может быть использовано в устройствах обработки инфор-,мдции для сопряжения процессора электронно-вычислительной машины (ЭВМ) с 5арифметическим (функциональным) расширителем (ФР), в качестве которогомогут применяться, например, устройства вычисления элементарных функций, устройства комплексного быстрого 10преобразования фурье (БПФ) и другиефункциональные преобразователи, и является усовершенствованием устройства по авт. св. У 1182529.Цель изобретения - сокращение непроизводительных затрат времени,На фиг. 1 приведена функциональная схема устройства; на фиг, 2шифратор вектора прерывания; нафиг. 3 - временная диаграмма работыустройства.Устройство содержит (фиг1) магистральный приемопередатчик 1, второйэлемент ИЛИ 2, первый элемент И 3,блок 4 памяти, триггер 5, триггеры 625и 7 первой и второй групп, триггер 8прерывания, одновибратор 9, одновибратоты 10 и 11 первой и второй групп,формирователь 12 импульса готовности(одновибратор), первый элемент ИЛИ13, второй элемент И 14, третий элемент ИЛИ 15, шифратор 16 вектора прерывания, информационные вход 17,вход-выход 18 и выход 19 устройства,выход 20 записи микрокоманды, группы 35выходов 2 1 и 22 записи и считыванияоперандов, вход 23 начальной установки, вход 24 признака адреса данных,входы 25 и 26 признаков вывода и ввода, выход 27 начальной установки, 40входы 28 и 29 признаков готовностирезультата и ввода вектора прерывания, выход 30 запроса прерывания устройства.Шифратор 16 содержит (фиг, 2) 45группу элементов И 31 и группу монтажных перемычек 32,Устройство работает следующим образом.При обмене информацией с информационного входа-выхода 18 через приемопередатчик 1 на адресный вход блока 4 поступают адреса ячеек, в которых записан позиционный двоичный кодпризнаков для формирования сигналов 55записи-считывания, поступивших на выходы 20-22. По управляющему сигналупризнака адреса данных с входа 24 31 2двоичный код из блока 4 поступает в триггеры 5 - 7. В каждый такой момент в один из триггеров 5 - 7 может быть записана логическая 1являющаяся разрешением срабатывания одновибраторов 9 - 11 при приходе с входов 26 и 25 управляющих сигналов признаков ввода (вывода) данных, После загрузки последнего операнда в ФР производится загрузка микрокоманды (инструкции), после чего ФР выставляет на вход 28 сигнал "0", означающий состояние ожидания результата. Через неко.торое время в ФР завершается формирование результата и сигнал на входе 28 становится активным (логическая " 1"), поданному перепаду запускается одновибратор 12; формирующий сигнал установки триггера 8 в состояние " 1". По этому сигналу формируется сигнал требования прерывания на выходе 30, поступающий в процессор, который реагирует на этот сигнал (логическая " 1"), выполняя команды спасения состояния прерываемого процесса.Затем процессор производит считывание вектора прерывания из устройства. Для этого на вход 29 подается сигнал чтения шифратора 16, на котором при помощи монтажных перемычек 32 на входах элементов И 31 задаются логические "0" и "1" кода вектор-адреса путем стандартного подсоединения разрядов информационного входа к шинам источника питания устройства ОВ или +5 В, Код вектора через информационный вход-выход 18 считывается процессором. Затем осуществляется считывание результата, Приемопередатчик 1 переключается на вывод информации сигналами считывания операндов. Триггер 8 устанавливается в "1" по окончании вычислений в ФР и сбрасывается в "0" считыванием вектора или сигналом сброса.Формула изобретенияУстройство сопряжения процессора с арифметическим расширителем по авт, св. У 1182529, о т л и ч а ющ е е с я тем, что, с целью сокращения непроизводительных затрат времени, в устройство введены шифратор вектора прерывания, триггер прерывания, формирователь импульса готовности, второй элемент И и третий элемент ИЛИ, причем первый вход второго элемента И является входом устройства .130903для подключения выхода признака ввода вектора прерывания процессора и соединен через шифратор вектора прерывания с входом-выходом устройства для подключения информационного входавыхода процессора, выход триггерапрерывания является выходом устройства для подключения входа запроса прерывания процессора и соединен с вторым входом второго элемента И, выход ко торого подключен к первому входу 1третьего элемента ИЛИ, второй входкоторого является входом для -подключения выхода начальной установкипроцессора, а выход подключен к входу сброса триггера прерывания, установочный вход которого соединен свыходом формирователя импульса готовности, вход которого является входомустройства для подключения выхода.готовности результата арифметическогорасширителя.1309031 Вбод Выбод загрозхи 3 агризко ЮВбодбекпюр- Чтение ЯА РЮ ПА 2 С) Выбод (2 Я Вбод Йб) Вбодбектора 12Вых.Тр,(б)зап. операнВых. ОВФО)запЛопераВых. Тр. б)зап,2 операВых. ОВ Юзаа 2.оперВых, Тр, 5)зап. МКВых. ОВ 1 У)зап. МКВых.7 р, ЯВых. ОВ ЯГошоб 2 В Вых. ПП Срайаты- Время захбатаание ФР прерыбания б ЭВИ ФигЗ Составитель В,Вертлибпица Техред М.Ходанич Корректор А.Зимокос Редакто ираж 673 Государственелам изобрет Москва, Ж-З аказ 1800 Подписное омитета СССР