Оперативное запоминающее устройство с самоконтролем

к етельство СССР С 29/00, 1981. ельство СССР С 29/ООф 1982 НАЮЩЕЕ УСТРОЙ(54) ОПЕРАТИВНОЕ ЗАЛО СТВО С САМОКОНТРОЛЕМ (57) Изобретение отно лительной технике и м зовано при создании о минающих устройств в полненйи. Целью изоб сится к вычис ожет быть исполь перативных запоинтегральном исретения является ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(56) Авторское свидВ 855739, кл. С 11Авторское свидетВ 1037349, кл. С 11 повьппение надежности устройства. Устройство содержит основной адресныйнакопитель, первый и второй дополнительные адресные накопители, основныеи дополнительные усилители, первыйи второй дешиФраторы, первый и второй коммутаторы, первый и второй ассоциативные накопители, элементы ИЛИ,элементы И, инвертор, сдвиговый регистр, блок сравнения, генератортестовой последовательности, генератор тактовых импульсов. Повышение на"дежности устройства достигается эасчет обнаружения неисправных строки столбцов элементов памяти и заменыих на резервные элементы памяти, чтопозволяет в конечном итоге повыситьвыход годных микросхем и срок ихэксплуатации,1 ил.Изобретение относится к вычислительной технике и может быть использовано при создании оперативных запоминающих устройств в интегральном исполнении. 5Целью из обретения - повыше ние надежности устройства.На чертеже представлена схема оперативного запоминающего устройства с самоконтролем. 1 ОУстройство содержит основной адресный накопитель 1, первый дополнительный адресный накопитель 2, основные усилители 3, первый дешифратор 4, второй дешифратор 5, первый ком мутатор 6, дополнительные усилители 7 второй дополнительный адресный накопитель 8, первый ассоциативный накопитель 9, элементы ИЛИ 10-14, элементы И 15- 16, инвертор 17, вто - 20 рой коммутатор 18, второй ассоциативный накопитель 19, сдвиговый регистр20, блок 21 сравнения, генератор 22 тестовой последовательности, генератор 23 тактовых импульсов, адресные входы устройства 24, информационный вход 25, вход 26 записи считывания, информационный выход 27, выход 28 отбраковки.Устройство работает следующим об- ЗО разом.При подключении питания на выходах генератора 23 тактовых импульсов и сдвигового регистра 20 устанавливается состояние "0" (цепи начальной 35 установки не показаны).При самотестировании на входах 25 и 26 устройства поддерживаются состояния 0", что означает прохождение на выходы элементов ИЛИ 10 и 11 сиг налов с генератора 22 тестовой последовательности. Первый дешифратор 4 построен так, что столбцом с нулевым адресом является столбец элементов памяти, наиболее удаленный от блока второго дешифратора 5, Это означает, что при любом строчном дефекте (обрыв или замыкание словарных шин) элемент па мяти этой строки, принадлежащий также и нулевому столбцу, будет неисправным. Следовательно, отказ элемента памяти нулевого столбца указывает с большей вероятностью на строчный отказ, нежели на столбцовый, и поэтому в этом случае необходимо использовать резервные строки второго дополнительного адресного накопителя. При обнаружении первого дефектного элемента памяти, если он не принадлежит нулевому столбцу адрес содержащего его столбца заносится в первый ассоциативный накопитель 9 по сигналу элемента И 16. Запоминание адресов столбцов содержащих дефектные элементы памяти, в ассоциативном накопителе 9 продолжается до тех пор, пока сигнал на втором выходе сдвигового регистра 20 не уста - новится в состояние " 1", что означает полное использование резервных столбцов первого дополнительного адресного накопителя 2.Тактовым сигналом сдвигового регистра 20, на входе которого постоянно поддерживается состояние1 является сигнал с выхода блока 2 1 сравнения уровня " 1", означающий несовпадение считанной информации с ранее записанной.После установки на втором выходе сдвигового регистра 20 (выход (К+1)-го разряда, если К - число резервных столбцов) состояния " 1 для всех обнаруживаемых дефектнь:х элементов памяти производится их строчная замена. Появление состояния " 1" на первом выходе 28 сдвигового регистра 20 означает превышение числа дефектных элементов памяти над воэможностями их замены, что приводит к отбраковке устройства,Формула из обретенияОперативное запоминающее устройство с самоконтролем, содержащее основной адресный накопитель, входы в выходы которого соединены с входами- выходами основных усилителей, а входьг подключены к входам первого дополнительного адресного накопителя, входы-выходы которого соединены с входами-выходами дополнительных усилителей, первый дешифратор, выходы которого подключены к адресным входам основных усилителей, а входы соединены с информационными входами первого ассоциативного накопителя и с одними выходами первого коммутатора, другие выходы которого подключены к информационным входам второго дешифратора, информационные входы первого коммутатора первой группы являются адресными входами устройства, а информационные входы второйгруппы и управляющий вход соединенысоответственно с выходами группы ипервым выходом генератора тестовойпоследовательности, вход которогоподключен к выходу генератора тактовых импульсов, информационные и управляющие входы основных и дополнительных усилителей соединены соответственно с выходами первого и второгоэлементов ИЛИ, первые входы которых 10являются соответственно информационным и управляющим входами устройства,а информационные выходы основных идополнительных накопителей подключены к информационным входам второго 15коммутатора, блок сравнения, выходкоторого соединен с входом сдвигового регистра, первый выход которогоявляется выходом отбраковки устройства, третий элемент ИЛИ, второй 20вход которого подключен к второмувыходу генератора тестовой последовательности, о т л и ч а. ю щ е е с ятем, что, с целью повышения надежности устройства, в него введены25второй дополнительный адресный накопитель, второй ассоциативный накопитель, четвертый и пятый элементыИЛИ, первый и второй элементы И,инвертор, причем входы-выходы второгоЗОдополнительного адресного накопителясоединены с входами-выходами основных усилителей, а входы подключенык входам четвертого элемента ИЛИ ик выходам второго ассоциативного накопителя, управляющий вход которого соединен с входом инвертора и выходом первого элемента И, а информационные входы подключены к информационным входам дешифратора, управляющий вход которого соединен с выходомчетвертого элемента ИЛИ, а выходыподключены к входам основного адресного накопителя, выход пятого элемента ИЛИ соединен с управляющим входом второго коммутатора а входыподключены к адресным входам дополнительных усилителей и к выходампервого ассоциативного накопителя,управляющий вход которого соединенс выходом второго элемента И, второйвход которого подключен к выходу инвертора, а первый вход соединен свыходом блока сравнения, первый ивторой входы которого подключены квыходам первого и второго элементовИЛИ,.третий вход соединен с выходомвторого коммутатора и является информационным выходом устройства, ачетвертый вход подключен к выходугенератора тактовых импульсов, входкоторого соединен с первым выходомгенератора тестовой последовательности, третий и четвертый выходы которого подключены к вторым входампервого и второго элементов ИЛИ соответственно, первый и второй входыпервого элемента И соединены соответственно с выходом блока сравненияи с выходом третьего элемента ИЛИ,первый вход которого подключен квторому выходу сдвигового регистра.тор Л.Пилипенко иснсе зводственно-полиграфическое предприятие, г, Ужг ул. Проект аказ 1156/53 Тираж 590ВНИИЛИ Государственного комитета СССРпо делам изобретений и открытий113035, Иосква, Ж, Раушская наб