Адаптивное устройство анализа цифровых сигналов

СООЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИК вБОаи 1,К АВТОРСКОМУ ЕТЕЛЬСТВУ изобретениявия устройсво содержитразователь помехи и бл зователя Фу блок 3 у включающий ных каналов нен элем заннобраэтом э посл нта ИЛ го бло ваем стано вить адапт ти обрабать л;В ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИИ(71) Московский авиационный институт им.Серго Орджоникидзе(54) АДАПТИВНОЕ УСТРОЙСТВО АНАЛИЗАЦИФРОВЫХ СИГНАЛОВ(57) Изобретение относится к областирадиотехники и может быть использовано в системах обработки цифровой информации когерентно-импульсных радиолокационных станциях кругового илисекторного обзора пространства. Цель- повьппение быстродейства. Адаптивное устройстаналого-цифровой преобфильтр 2 подавления к 4 дискретного преобраье. В устройство введен еньшения разрядности,; ифратор и и параллель-,каждый из которых выполдовательно соединенныхи ключа. Введение укаа уменьшает разрядность ых исходных данных. При тся возможным осущест" ное изменение разрядносаемых чисел 1 з п. ф-л ,1 1 гИзобретение относится к радиотехнике и может быть использовано в сис темах обработки цифровой информации когерентно-импульсных радиолокационных станциях кругового или секторного обзора пространства для анализа цифровых сигналов.Цель изобретения - повышение быстродействия путем снижения времени вычисления дискретного спектра эа счет уменьшения разрядности обрабатываемых исходных данных при помощи блока уменьшения разрядности, который позволяет осуществить адаптивное изменение разрядности обрабатываемых .чисел, что приводит к повышению быстродействия и снижению времени анализа,На фиг.1 изображена структурная схема предлагаемого устройства; на фиг.2 - структурная схема блока уменьшения разрядности.Устройство содержит последовательно соединенные аналого-цифровой преобразователь 1, фильтр 2 подавления помехи, блок 3 уменьшения разрядности, блок ч дискретного преобразования Фурье, управляющие вход и выход которого соединены соответственно с управляющим выходом блока уменьшения разрядности и объединенными управляющими входами аналого-цифрового преобразователя, фильтра подавления помехи и блока уменьшения разрядности. Блок 3 уменьшения разрядности содержит шифратор 5 и и параллельных камалов, каждый из которых выполнен иэ последовательно соединенных элемента ИЛИ 6 и ключа 7, при этом выходом и входом блока уменьшения разрядности являются соответственно выходы йвочей и вторые входы элемента ИЛИ б, объединенными со входами соответствующих ключей, а выход элемента ИЛИ .каждого из каналов соединен с первым входом элемента ИЛИ соседнего канала и соответствующим входом шифратора, управляющий вход и выходы которого являются соответственно управляющими входом и выходом блока уменьшения разрядности.Устройство работает следующим образом.В когерентно"импульсных радиолокационных станциях кругового нли секторного обзора пространства решается задача обнаружения сигнала, отраженного от движущегося объекта при на 96958 2личин коррелированной помехи, мощность которой, как правило, превосходит мощность полезного сигнала на60-80 дБ. Эта задача решается системой селекции движущихся целей (СДЦ),.Формирование потока цифровых сигналов в системе СДЦ происходит следующим образом. Аналоговый видеосигналпоступает на вход аналого-цифрового10 преобразователя 1 с выхода каналафазового детектирования радиолокационной станции (РЛС), (не показан)Так как динамический диапазон входного сигнала определяется мощностью15 коррелированной помехи, то разрядность аналого-цифрового преобразователя (АЦП) 1 выбирается в соответствии со следующим соотношениемг = й/6, (1)20 где г - число двоичных разрядовЙ - динамический диапазон входного сигнала, дБ.Исходя иэ формулы (1), разрядностьАЦП 1 обычно выбирается равной25 10-12,Поскольку доплеровское смещениечастоты отраженного от объекта сигнала значительно превосходит максимальную доплеровскую частоту сигнала по 30 мехи,. то его можно подавить, используя специальные фильтры подавленияпомехи. При этом на выходе фильтрадинамический диапазон сигнала будетснижен.35 Уменьшение динамического диапазона приводит к тому, что часть старших разрядов цифрового кода будетвсе время нулевая и лишь г младших1разрядов будут нести информацию.40 Таким образом, без ухудшения точности обрабатываемых данных появляется возможность снизить разрядностьобрабатываемых цифровых кодов до г.С этой целью в предлагаемое устрой 45 ство введен блок 3 уменьшения разрядности.Основу схемы фильтра подавленияпомехи составляет структурная схемаизвестного двухимпульсного подавите 50 ля помех.Как показывают расчеты при типовых значениях параметров корреляциимеждупериодная компенсация помехипозволяет снизить число разрядов на55 3-5.Аналоговый сигнал преобраэовывается в АЦП 1 в параллельный кодпри помощи импульсов дискретизации,58 4нии, и, следовательно, разрядность входного кода уменьшения до г . В качестве ключей 7 можно использовать ИМС серии К 514 КТ 1.С выхода блока 3 уменьшения разрядности цифровой код поступает в блок 4 дискретного преобразования Фурье, который вычисляет дискретный спектр сигнала в соответствии с известным алгоритмом.Основу блока 4 ДПФ составляет известная .схема цифрового спектро-анализатора.Таким образом, введение блока уменьшения разрядности позволяет уменьшить число разрядов представления обрабатываемых данных и сформировать сигнал управления блоком вычисления дискретного спектра, что приводит к уменьшению времени обработки.Указанные преимущества объясняются тем, что при вычислении дискретного спектра обрабатываемых сигналов, для представления которых используется меньшее число разрядов, снижается общее время анализа данных.Была проведена сравнительная оценка производительности предлагаемого устройства и базового объекта,В зависимости от типовых значений коэффициента междупериодной корреляции и динамического диапазона входных сигналов выигрьпп по производительности .составляет величину от 20 до 453. с Формула изобретения 1. Адаптивное устройство анализа цифровых сигналов, содержащее последовательно соединенные аналого-цифровой преобразователь и фильтр подавления помехи, а также блок дискретного преобразования фурье, правляющий выход которого соединен с управляющими входами аналого-цифрового преобразователя и фильтра по- давления помехи, а информационный выход является выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью повьппения быстродействия, в него введен блок уменьшения разрядности, включенный между выходом фильтра подавления помехи и информационным входом блока дискретного преобразования Фурье управляющий выход которого соединен с управляющим входом блока уменьшения разрядности, при этом второй выход этого 3 12969поступающих с управляющего выходаблока 4. В качестве АЦП 1 можно использовать известную параллельнуюсхему преобразования, которую можнореализовать с использованием компараторов 521 СА 1-521 СА 4 и кондирующего элемента с приоритетом К 500 ИВ 165.Параллельный код поступает вфильтр 2 подавления помехи, которыйпредставляет собой систему ме;,дупе Ориодной компенсации.С выхода фильтра 2 подавления помехи цифровой параллельный код поступает в блок 3 уменьшения разрядности. Блок 3 уменьшает разрядность 15входных данных, а. также вырабатываетуправляющий сигнал, который поступает в блок 4 дискретного преобразования Фурье (ДПФ). Цифровой код поступает на вторые входы элементов ИЛИ 6,20в качестве которых можно использовать интегральные микросхемы (ИМС)К 155 ЛЛ 1. При этом через время(где- время распространения сигнала в элементе ИЛИ) на выходе элемента ИЛИ, соответствующего старшемуиз разрядов, установится логическоенапряжение, которое определяетсясостоянием старшего разряда. Это напряжение поступит на первый вход 30элемента ИЛИ, соответствующего соседнему старшему разряду. Напряжениена выходе этого элемента ИЛИ установится с учетом и состояния (г)-горазряда. Таким образом, через времягна выходах элементов ИЛИ 6 установится параллельный единичный кодвида:0000011111,в котором число нулей равно числу 40.старших незначащих разрядов. Этот;единичный код поступает в шифратор 5,который преобразовывает его в параллельный двоичный код, являющийсяуправляющим сигналом для блока 4 ДПФ.45Шифратор 5 выполняется на базе ИМСК 500 ИВ 165, а для согласования логических уровней с ТТЛ можно использовать микросхемы К 500 ПУ 124 и К 500 ПУ 125.Работа шифратора 5 синхронизирована импульсами дискретизации. Единичный параллельный код с выходов элементов ИЛИ 6 поступает.на управляющие входы соответствующих ключей 7,на вход 1 которых подается паралл льный код. В результате этого тольког ключей 7, соответствующих младшимразрядам окажутся в замкнутом состоя2. Устройство по п.1, о т л и - ч а ю щ е е с я тем, что блокуменьшения разрядности содержит шифратор, управляющий вход которого является управляющим входом блока уменьшения разрядности, и п парал О лельных каналов, каждый из которых содержит элемент ИЛИ и ключ, управляющий вход которого соединен с выСоставитель А.Орлов Техред А.Кравчукедакто евин орректор А,Зимокосов одписноеССР каз 773/47В Тираж 731ИИПИ Государственногопо делам изобретений5, Москва, Ж, Рауш комите и открытийская наб., д. 4 3 изводственно-полиграфическое предприятие, г.ужгород, ул.Проектная 4У блока подключен к второму управляющему входу блока дискретного преобразования Фурье. 1296958 6ходом элемента ИЛИ, при этом входомблока уменьшения разрядности являются вторые входы элементов ИЛИ, каждый из которых соединен с вторымвходом соответствующего ключа, аего выходом - выходы ключей, причемвыход элемента ИЛИ каждого из каналов, кроме последнего, соединен спервым входом элемента ИЛИ соседнегоканала и с соответствующим входомшифратора, выходы которого являютсяуправляющим выходом блока уменьшения разрядности.