Устройство задержки

(19) (1 504 НОЗК 5/ ГОСУДАРСТ 8 ЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕИИЙ И ОТКРЫТ ОБРЕТЕНИЯЕЛЬСТВУ ИСАНИЕ АВТОРСКОМУ СВИДЕТ(21) 3848899 (22) 23,01.8 (46) 15.09.8 (71) Горьков Физико-техни Горьковском ситете им,Н. (72) Н.Н.Мак (53) 621.374 (56) Авторск В 1109895, к 10,01.83. 4 - 2 Бил,кий исслеский ин ехедовательскии и ститутвенномскогоЯ.Эйнго веросударст .Лобачев ров и М (088.83 е свидеН 03 ельство ССС 5/13,10 устроиствах регулируемои временной задержки дискретнои информации. Цель изобретения - расширение области применения устройства. Устройство содержит счетчик 1, сумматор 2, оперативное запоминающее устройство 3 и группу элементов И 6. Введение Э -триггера 4 и элемента ИСКЛЮЧЖОЩЕЕ ИЛИ 5 обеспечивает возможность задержки импульсов произвольной длительности и регулировку длительности задержки прямым или дополнительным двоичным кодом. 3 ил.1 О 15 20 25 30 35 40 45 50 55 Изобретение относится к импульсной и цифровой вычислительной технике и может использоваться в устройствах регулируемой временной задержки дискретной информации.Целью изобретения является расширение области применения за счет обеспечения возможности задержки импульсов произвольной цлительности и регулировки длительности задержки прямым или дополнитель" ным двоичным кодом.На фиг.1 приведена принципиальная схема устройства задержки; на фиг.2 и 3 - временные диаграммы его работы.Устройство содержит счетчик 1, сумматор 2, оперативное запоминающее устройство (ОЗУ 3, Э -триггер 4, элемент ИСК 1 ИЧАЧЩЕЕ ИЛИ 5, группу элементов И 6, информационный вход 7, управляющие входы 8, дополнительный управляющий вход 9, тактовый вход 10, выход 11, тактовые вы - ходы 12.Вход 7 устройства соединен с информационным входом ОЗУ З,а управляющие входы 8 через группу элементов И 6 и через сумматор 2 - с адресными входами ОЗУ 3, выход которого через триггер 4 соединен с выходом 11 устройства задержки. Управляющий вход 9 устройства соединен через элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 5 со вторыми входами элементов И 6, а тактовый вход 10 соединен со счетным входом счетчика 1. Выход первого разряда счетчика 1 соединен с вторым входом элемента 5, выходы второго по девятый разряд - с входами второго слагаемого сумматора 2, единичный импульсный выход С первого разряда счетчика - с входом записи ОЗУ 3, а нулевой импульсный выход С этого же разряда - с синхровходом триггера 4. Все выходы счетчика 1 являются также тактовыми выходами 12 устройства.На вход 10 устройства поступает тактовый сигнал в виде последовательности импульсов с периодомна вход 8 - параллельный двоичный 8-разрядный код управления длительностью задержки, а на вход 9 - сигналы логического "0" или "1", устанавливающий режим работы устройства.Устройство работает следующимобразом. При включении устройства состояние счетчика 1 изменяется по заднему фронту каждого тактового импульса, поступающего на его счетный вход. Предварительных установок при включении устройство не требует. На потенциальных выходах Я Я счет ч чика формируется изменяющийся ва времени двоичный код А. На временной диаграмме (фиг.2) показаны сигналы с трех первых разрядов счетчика и импульсные сигналы С, т С, с выходов первого разряда счетчика. Импульсный сигнал С появляется перед1тем, как первый разряд счетчика изменит свое состояние с единицы на ноль, а импульсный сигнал С перед тем, как первый разряд счетчика изменит свое состояние с нуля на единицу.Сигналы С и С имеют длитель - ность, равную длительности тактового импульса. Счетчик может быть построен по любой из известных схем на триггерах с налич.ем импульсных выходов сигналов первого разряда. Устройство имеет два режима работы.Режим управления длительностью задержки прямым двоичным кодом устанавливается подачей на вход 9 сигнала логический "О". Такт работы устройства осуществляется в два подтакта, один из которых используется для считывания информации из ОЗУ, другой для записи. В первом подтакте первый разряд счетчика 1 находится в нулевом состоянии, при этом на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ поддерживается также нулевой сигнал запрещающий поступление двоичного кода с входов 8 на сумматор 2. Код со счетчика 1 проходит через сумматор 2 без изменений. В первом подтакте формируется импульсный сигнал С , который осуществляет считывание информации из ячейки с адресом А в триггер 4, где А - значение кода счетчика 1. Во втором подтакте первый разряд счетчика 1 находится в единичном состоянии, а на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ .устанавливается единичный сигнал, разрешающий поступление управляющего кода В с входов 8 на сумматор 2. На выходе сумматора формируется код А + В, который поступает на адресные входы ОЗУ, Импульсный сигнал, С формируемый во втором подтакте,1 О Режим управления длительностьюзадержки дополнительным двоичнымкодом устанавливается подачей навход 9 устройства сигнала логическая "1". В первом подтакте на выходе элемента ИСКГПОЧА 10 ЩЕЕ ИЛИ 5устанавливается единичный сигнал,а на адресные входы ОЗУ поступаеткод А + В. Импульсный сигнал С,считывает информацию из ячейки садресом А + В. Во втором подтактена выходе элемента ИСКЛОЧАБЩЕЕ ЮП 1 50устанавливается пулевой сигнал,так как на обоих его входах присутствуют единичные сигналы, На адресные входы ОЗУ поступает код Асо счетчика 1, а запись в ОЗУ производится по адресу А. Таким образом,в такте А иэ ОЗУ будет считыватьсяинформация, записанная в А + В такте 40 45 осуществляет запись входного сигнала ячейку с адресом А + В. Таким образом информация, записанная в А такте в ячейку с адресом А + В, будет считана в А+В такте,т.е.с задерж-: кой на В тактов, При длительности такта Т, равной 21, величина задержки равна Т В, т.е. прямо пропорциональна прямому значению кода В. При поступлении на вход 7 устройства двоичного последовательного кода младшими разрядами вперед с частотой смены разрядов, равной "Т устройство задержки осуществляет умножение кода на 2 На временной ди аграмме ( фиг.2) дан пример сдвига входного последовательного кода на 4 такта что соответствует его умножению на 2При поступлении на вход устройства импульсных сигналов про 20 извольной длительности, большей чем Т, произойдет запись входного сигнала в Г ячеек с адресами от А + В до А + В + (1-1), где- целое число периодов Т, содержащихся в 25 длительности входного сигнала. Считывание с ОЗУ записанной информации будет происходить в течение 1 тактов, при этом на выходе ОЗУпоявится серия иэ ( импульсных сиг- З 0 налов, которые записываются сигналом СО в триггер 4 и запоминаются.На выходе устройства будет задержанный на В тактов входной сигнал с длительностью, близкой к выходному35 и равной 1 Т. На фиг.З приведены временные диаграммы сигналов для данного случая. 819в предшествующем циклу работы устройства,Цикл работы устройства задержки определяется временем эаполКнения счетчика 1 и равен 2 тактам, где К - разрядность кода управления В. Длительность задержки вкэтом режиме равна Т(2 -В), т,е. прямо пропорциональна дополнительномузначению кода В. При поступлении навход 7 устройства двоичного последовательного кода младшими разрядами вперед с частотой смены разрядов,1равной -- , в следующем цикле с выхода устройства будет сниматься код, сдвинутый в сторону младших разрядов на В тактов, что соответствуетвего делению на 2 . При поступлении на вход устройства импульсного сигнала произвольной длительности, большей чем Т, на выходе сформируется задержанный на Т (2 - В) импульс, длительность которого будет близка к длительности входного импульса.Устройство может выполняться многоканальным, при этом счетчик 1 является общим для всех каналов, а его выходные сигналы, поступающие ца: выход 12 устройства, могут использоваться для тактирования других устройств, совместно с которыми работает предлагаемое устройство, При наличии центрального синхронизирую- щего устройства, формирующего последовательности тактирующих сигналов в соответствии с временной диаграммой (фиг,2), счетчик 1 иэ состава устройства может быть исключен.Формула изобретенияУстройство задержки, содержащее счетчик, соединенный входом с тактовым входом устройства, оперативное запоминающее устройство, соединенное ;информационным входом с входом уст - ройства, сумматор и группу элементов И, соединенных первыми входами с управляющими входами устройства, а выходами через сумматор с адресными входами оперативного запоминающего устройства, о т л и ч а ющ е е с я тем, что, с целью расширения области применения за счет обеспечения воэможности задержки импульсов произвольной длительности и регулировки величины задержки прямым или дополнительным двоичнымВход(О1С 18 ко ной код з , оз, з . аз з . фзз. р аз. з. Вьиодной кодРеда Патай акаэ 5039/56 ТнРаж ПодписиВНИИПИ Государственного комитета СССРпо делам изобретений и открытий133035, Москва, Ж, Раушская наб., д.4/5 оизводственно-полиграфическое предприятие, г.ужгород.ул.Проектная,4 5кодов, в него введены Э -триггер и элемент ИСКЛЮЧАИЩЕЕ ИЛИ, соединенный выходом с вторыми входами элементов И группы, первым входом с дополнительным управляющим входом устройства, а вторым входом с выходом первого разряда счетчика, выходы остальных разрядов которого подключены к входам второго слагаемого 25789 асумматора, причем единичный импульсный выход первого разряда счетчика соединен с входом записи опера.тивного запоминающего устройства, 5нулевой импульсный выход счетчика -с синхровходом Э -триггера, а выходоперативного запоминающего устройства через Э -триггер - с выходомустройства.