Устройство для обнаружения и исправления ошибок

/О С 51)4 Н 0 СЕСОЖЯ ТЕНИЯ Дань:, к ЕЛЬСТВУ ры 4 иэлементдекодирки 17-1сравнен СССР970.ССР981.НИЯ И циклич элемен блок 1 ныи код определ и на бл В ДБ 16 я к техниваться вих помехотно повтоинац ско трех по на, она мента И содержитлок 2 ма 3 определев, региствсе комбиаковыхций блок Ю 4 ь СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК ОСУДАРСТВЕННЫЙ НОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(54) УСТРОЙСТВО ДЛЯ ОБНАРУЖЕИСПРАВЛЕНИЯ О)нИБОК(57) Изобретение относитске связи и может использоустройствах, обеспечивающустойчивый прием многокраряемой информации. Повышаетсястродействие. Устройствоблок 1 преобразования, бжоритарной выборки, блокния достоверности символо 5, сумматор 6 по модулю два,) И 7-12, элементы ИЛИ 13-15, ующий блок (ДБ) 16, счетчи, триггеры 20-24, блок 25 ия. Информация, закодированнаяким кодом, поступает через ИЛИ 13 на (ДБ) 16, а через преобразующий последователь- в параллельный - на блок 3 ния достоверности символов к 2 мажоритарной выборки осуществляется проверка ий на соответствие цикликоду. Если хотя бы одна иэ торяемых комбинаций правильс помощью триггера 20 и эле поступает на выход, Если инации искажены, то из одиРазрядов повторяемых комбина 2 формирует итоговую ком1243100 бинацию, а с блока 3 на регистр 4поступает последовательность 1 и0, в которой единицы располагаютсяв тех позициях, где было несовпадение раэряцов исходной комбинации. Изобретение относится к техникесвязи и может быть использовано в аппаратуре передачи при разработкеустройств, обеспечивающих помехоустойчивый прием многократно повторя. -емой информации.Цель изобретения - повышение быстродействия,На чертеже представлена структурная электрическая схема устройствадля обнаружения и исправления ошибок.Устройство содержит блок 1 преобразования, блок 2 мажоритарнойвыборки, блок 3 определения достоверности символов, первый 4 и второй 5 регистры, сумматор 6 по модулюдва, первый 7, второй 8, третий 9,четвертый 10, пятый 11 и шестой 12элементы И, первый 13, второй 14 итретий 15 элементы ИЛИ, декодирующий блок 16, первый 17, второй 18и третий 19 счетчики, первый 20,второй 21, третий 22, четвертый 23и пятый 24 триггеры, блок 25 сравненияБлок 3 определения достоверностисимволов содержит первый 26, второй27, третий 28 дополнительные сумматоры по модулю два и дополнительныйэлемент ИЛИ 29.Устройство для обнаружения и исправления ошибок работает следующимобразом.Перед приемом информации первыйи второй триггеры 20 и 21 переводятся в единичное состояние, а вся остальная память - в нулевое,Информация, закодированная циклическим кодом, в виде п элементныхкодоных комбинаций поступает на входустройства: в блок 1 осуществляющий преобразование информации из последовательного кода в параллельный,Информация с блока 2 через элементИЛИ 13 поступает на ДБ 16 и далее навыход, если нет ошибок. Если ошибкаобнаруживается, то осуществляетсяформирование полинамов ошибок. 1 ил. 2и через первый элемент ИЛИ 13 - н декодирующий блок 16., В госледнем осуществляется проверка комбинаций на соответствие циклическому коду, 5 В случае, когда хотя бы одна из трехповторяемьгх комбинаций будет правильна, она выдается на выход устройства посредством первого триггера 20 и второго элемента И 8. С прохождением последнего импульса выходной комбинации схема устройства приводится н исходное состояние, По последнему импульсу, поступившему на вход третьей кодовой комбинации, включается н работу первый счетчик 17, рассчитанный на подсчет 2 и тактов работы и выдающий сигналы на первом выходе после прохождения и тактов, на втором (2 и) тактов и на третьем - 2 и 10 тактов работы. Если все комбинациибудут искажены, то одинаковые разряды.повторяемых комбинаций из блока поступают в блок 2, который Фермирует из них символы итоговой комбинаусции по принципу большинства, и и блок 3, реализующий логическую функциюХ, Х Ч Х Х гХ,Х Блок 3 выдает информацию н первыйрегистр 4 в виде последовательности нулей и единиц таким образом, что единицы яаходятся на тех позициях где имело места хотя бы одно несовпадение в одноименных разрядах исходных комбинаций.35Информация, пройдя цикл мажоритарной обработки н блоке 2, записывается но второй и-разрядньгй регистр 5, поступает на декодирующии блок 16, 40первый элемент ИЛИ 13 откуда в случае отсутствия ошибок выдается на вь- ход устройства аналогично рассмотренному,. Если ошибка обнаруживается, то на поступающую иэ второго регистра 5 комбинацию предварительно(п+1) такта выдается сигнал о наличии неисправляемойошибки,который используется такжеи дляприведения схемы устройствав исходное состояние. Формула изобретения Устройство для обнаружения и исправления ошибок, содержащее блок преобразования и блок мажоритарной выборки, первый и второй регистры сумматор по модулю два, первый и второй элементы И, первый элемент ИЛИ, декодирующий блок, блок определения достоверности символов и блок сравнения, при этом выходы блока преобразования соединены с соответствующими входами блока мажоритарной выборки и соответствующими входами блока определения достоверности символов, выход которого соединен с входом первого регистра выход которого соединен с первым входом первого элемен. та И, первый выход блока декодирования соединен с первым входам второго элемента И, выход второго регистра соединен с первым входом сумматора по модулю два, второй вход которого соединен с выходом первого элемента И, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены третий, чет-. вертый, пятый и шестой элементы И, второй и третий элементы ИЛИ, три счетчика, пять триггеров, при этом блок определения достоверности символов содержит три дополнительных сумматора по модулю два и дополнительный элемент ИЛИ, входы которого соединены с соответствующими выходами первого, второго и третьего дополнительных сумматоров по модулю два, входы которых являются соответствующими входами блока определения достоверности символов, при этом выход дополнительного элемента ИЛИ является выходом блока определения достоверности символов, .при этом выход блока мажоритарной выборки соединен с входом второго регистра и первым входом первого элемента ИЛИ, выход которого соединен с входом декодирующего блока,10 15 20 25 30 35 40 45 50 второй выход которого соединен свходом установки О первого тпиггера, инверсный вьгход которого соединен с вторым входом второго элемента И, выход которого является выходомустройства, а прямой выход первого триггера соединен с первым входомтретьего элемента И, второй входкоторого соединен с выходом сумматора по модулю два, а вь 1 ход третьего элемента И соединен с вторым входом первого элемента ИЛИ третийвход которого соединен с входом блока преобразования и является входомустройства, вход первого счетчикаи первые входы четвертого и пятогоэлементов И являются тактовыми входами устройства, первый выход первого счетчика соединен с первым вхо;дом второго элемента ИЛИ и входомустановки "1" второго триггера, прямой выход которого соединен с вторым входом первого элемента И, третий вход которого соединен с прямымвыходом третьего триггера, счетныйвход которого соединен с выходомтретьего элемента ИЛИ, .первый входкоторого соединен с выходом первогоэлемента И, а второй вход - с выходом блока сравнения и входами установки "1" четвертого триггераи второго счетчика, второй и третий выходыпервого счетчика соединены соответственно с входом установки "1" пятого триггера и вторым входом второго элемента ИЛИ, выход которого соединен с первым входом шестого элемен.а И, второй вход и выход которогосоединены соответственно с прямымвыходом пятого триггера и входомустановки "1" .четвертого триггера,выход которого соединен с вторымвходом пятого элемента И, выход которого соединен со счетным входомвторого счетчика, инверсный выход второго триггера соединен с инверсным выходом третьего триггераи инверсным входом четвертого элемента И, выход которого соединен свходам третьего счетчика, при этомвыходы второго и третьего счетчиковсоединены с соответствующими входами блаха сравнения,