Цифровой синтезатор частоты

СООЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЮЪБЛИН 191 (Ю 966 б 114 И 03 СУДАРСТВЕННЫЙ КОМИТЕТ СССРДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(54) ЦИФРОВОЙ СИНТЕЗАТОР ЧАСТОТЫ(57) Изобретение относится к областирадиотехники. Повышается быстродействие. Устр-во содержит импульснофазовый детектор (ИФД) 1, фильтр нижних частот 2, перестраиваемый г-р 3,смеситель 4, делитель частоты с переменным коэф. деления (ДЧНК) 5,цифровой частотный детектор б, цифровой интегратор 7, буферный регистр(53) 621.373.42(088тент США Ф 38 8, ЦАП 9, г-р опорной частоты 1 О, умножитель частоты 11. Цель достигается введением последовательно соединенных 1-го вычитающего счетчика 12, 1-го дешифратора 14, эл-та ИЛИ 16, 0-триггера 17,-к-триггера 18, 2-го вычитаюшего счетчика 13, 2-го дешифратора 15, анализатора кода 19, коммутатора 20. При смене коэф. деления в ДЧПК 5 во время работы кольца частотной автоподстройки (КЧАП)густанавливается рабочая точка ИФД 1, близкая к точке устойчйвого равновесия КЧАП, чем исключается повторная отработка КЧАП изменений напряжения на выходе ИФД 1 и резко уменьшается переходная ошибка в кольце фазовой автоподстройки, что уменьшает время установки частоты и повьппает быстродействие устр-ва, 1 ил.12341966 находится в режиме вычитания до техпор, нокг его содержимое не уменьшится до нуля, Ото состояние второгсвычитающео счетчика 13 зафиксировано вторым дешифратором 5 нулевогосостояния, на выходе которого появляется импульс, который поступаетна вход К 1. - К-триггера 18, и черезэлемент ИЛИ 16 проходит на 1. -триг гер 17 и будет записан в него тактовьм сигналом, в результате чего навыходе Э -триггера 17 появляется импульс, который записывает в-К-триггер 18 состояние "0", и на вход раз решения записи второго" вычитающегосчетчика, 13 поступает разрешающийсигнал и в него следующим тактовымимпульсом будет записано число ИПри этом импульс на выходе второго 2 О дешифратора 15 закончится.Первьй вычитающий счетчик 12 начинает производить вычитание из числа И по единице за каждый периодопорной частоты и этот режим работы 25 продолжается до тех пор, пока содержимое первого вычитающего счетчика 12 не уменьшится до нуля, а наввыходе первого дешифратора 14 не появится импульс, в результате чегоопрокидывается 1 -К-триггер 18 и схема переходит в исходное состояние,В результате на выходах первого ивторого дешифраторов 14 и 15 периодически появляются импульсы длительностью в один период опорной частотыи с периодом, равным (И +И + 2) пе 1 2риодов опорной частоты (тактов), причем между импульсами, будет временныйсдвиг, равный (И, + 1) тактов междувыходными импульсами второго 15 ипсрвого 14 дешифраторов (И, тактовна считывание до нуля числа И, плюсодин такт на задержку в ) - тоиггере17), и равный (И + 1) тактов между Явыходными импульсами первого и второго дешифраторов. О -триггер 117 необходим для исключения состязаний в работе схемы.Б режиме синхронизации кольцо фазовой автоподстройки замкнуто через5 Окоммутатор 20, и частота сигнала навыходе ДПКД 5 равна частоте сигнала на выходе второго дешифратора 15и принимаетсвое номинальное. значение. затора частоть.Цифровой синтезатор 1 астоты содержит импульсно-Фазовьй детектор (ИФД)1, Фильтр нижних частот (ФНЧ) 2, перестраиваемый генератЬр 3, смеситель4, делитель частоты с переменнымкоэффициентом деления (ДПКД) 5,цифровой частотньй детектор 6, цифровой интегратор 7, буферный регистр 8,цифроаналоговьй преобразователь (ЦАП)9, генератор опорной частоты 10,умножитель 11 частоты, первый вычитающий счетчик 12, второй вычитающийсчетчик 13, первьй дешифратор 14, второй дешифратор 15, элемент ИЛИ 16,О-триггер 17, 1 -К-триггер 18, анализатор кода 19, коммутатор 20.Цифровой синтезатор частоты работает следующим образом,Цифровой синтезатор частоты состоитиз трех частей: кольца частотной автоподстройки, состоящего из перестраиваемого генератора 3, смесителя 4,ДПКД 5, цифрового частотного детектора 6 и цифрового интегратора 7,буферного регистра 8 и ЦАП 9, кольца фазовой автоподстройки, состоящего из перестраиваемого генератора 3,смесителя 4, ДПКД 5, коммутатора 20ИФД 1 и ФНЧ 2; узла формированияопорных сигналов ИФД 1,состоящего изпервого и второго вычитающих счетчи.ков 12 и 13 первого и второго дешифИзобретение относится к радиотехни ке и может быть использовано для формирования сетки стабильных частот в приемопередающей измерительной аппаратуре.Целью изобретения является повьипение быстродействия.На чертеже изображена структурная электрическая схема цифрового синтераторов14 и 15, элемента ИЛИ 16,0-триггера 17 и 1 -К-триггера 18,Формирование опорного сигнала ИФД 1.происходит следующим образом.Сигнал с выхода генератора опорной частоты 10 поступает на. тактовые входы первого и второго вычитающих счетчиков 12 и 13, на информационные входы которых подань постоянные коды И и И соответственно. Пусть в негкоторый момент времени 1 -К-триггер 18 находится в состоянии " 1", тогда сигнал с его выхода дает разрепение на параллельную запись кода И в первый вычитающий счетчик 12. Второй вычитающий счетчик 13 в это время ь 4И, 17где 1, - частота генератора опорной а 10.41234 9 ббтому 7 что няпряжецие на выходе ПФ,.Яв обоих случаях остается одинаковым,Если обозначить через К отцошециеопорной частоты 1, к шагу сеткисинтезатора 1,к частоте на втором входе ИФД 11, то для выполнения этогоусловия достаточно выбрать значенияи И ближайшими целыми к следу"ющим величинам:10о 1(2)Например, если используется пилообразньгй фазовый детектор и начальнаярасстройка равна нулюто Ч,= Ми 11,= К/2-1, И=. К/2-1.При треугольнои характеристике фазового детектора 1= Т 1 /2 и Я = К/4 - 1, М = ЗК/4-1,Таким образом, в режиме работы .кольца частотной антоподстройки напряжение на выходе ИФД 1 поддерживается постояццым. После того, как переходной процесс в кольце частотнойантоподстройки закончится и частотасигнала ца выходе ДПКД 5 станетблизкой ( с точностью до ошибки дискретности цифрового частотного детектора б) к своему номинальному значению, число ца выходе цифрового частотного детектора б станет равным и;тиблизким к нулю, анализатор код: 19выработает выходной сигнал, которыйразрывает цепь ке. в ,ьца частотной автоподстройки через:.уферный регистр8 с запоминанием напряжения на выходе ЦАП 9 и здмыкагт кольцо фазовойавтоподстройки, подключая первыйвход ИФД 1 к выходу ДБКД 5 через коммутатор 20, При этом, поскольку разность фаз на входах ИФД 1 уже былаочень близка к точке устойчивогаравновесия У то переходцой процессн кольце ФЛЛ имеет очень малую амплитуду и длительность (экспериментпоказывает, что при К = 50 выброс фазаной ошибки не превышает 3,5 ),Вь;бором соотношения кодов И, и Бвсегдя можно обеспечить, чтобы ирежиме работы кольца частотнойантоподстройки разность фаз на входах 55ИФД 1 соответствовала разности фазв режиме сицхроцизма кольца фазовойавтоподстройкичто эквивалентно На выходе цифрового частотного детектора к моменту прихода очеред ного импульса с выхода ДПКЛ 5 будет иметь место нулевой код и содержимо цифрового интегратора 7 изменяться це будет, Анализатор хода 19 вырабатывает ныходной сигнал, если цосгупаюшее ца него с выхода цифрового частотного детектора б число 11 не превышает по абсолютной величине некоторую заранег установленную величи цу О (цапример е может быть равной одной или двум двоичным ециницам в зависимости от араметрон системы).В режимы синхронизации кольца фазо вой автоподстройки значение гг равно нулю и выходной сигнал анализатора кода 19 запрещает перепись числа с выхода цифрового интегратора 7 в буферный регистр 8, сохраняя постоянным его вы ходной код, и, соответственно, выходное напряжение ЦАП 9, а также соединяет выход ДПКД 5 со входом ИФД. 1 черезкоммутатор 20, замыкая кольцо фазовой автоподстройки. Такое состояние устройства сохраняется до смень 1 коэффициента деления в ДПКД 5,При изменении коэфФициента деления ДПКД 5 частота сигнала на его выходе изменяется и на выходе цифре- ЗО ного частотного детектора 6 появляетчило, значительно отличающееся нуля, в результате чего на выходе анализатора кода 19 сигнал исчезает. При этом коммутатор 20 разрывает кольцо фазовой автоподстройки и замыкается кольцо частотной автоподстройки путем снятия запрета переписки с входа буферного регистра 8, В этом режиме на вхоцы ИФД 1 поступают сигналы с выходов первого и второго дешифраторон 14 и 15, одинаковые по частоте, но сдвинутые во времени (и, следовательно, по фазе) на величину, определяемую соотношением кодов И и 11 . Это5 соотношение всегда можно выбрать та-; ким, чтобы сдвиг фаз сигналов навходах ИФД 1 точно (с точностью до одного периода опорной частоты) соответствовал рабочей точке ИФД 1 в5 О режиме синхронизации кольца ФАП. В предлагаемом устройстве при смене коэффициента деления в ДПКД 5 (т.е. при перестройке частоты синтезатора) но время работы кольца частотной автоподстройки устанавливается рабочая точка ИФД 1, очень близкая к точке устойчивого равновесия кольца фазовой автоподстройки, чем исключается возможность повторной отработки кольцом частотной автоподстройкиФормула изобретения Составитель Ю.КовалевТехред О,Гортвай Корректор М.Самборская Редактор К. Волощук Заказ 2990/58 Тираж 81 б ПодписноеВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб д. 4/5 Производственно-полиграфическое:предприятие, г.ужгород, ул.Проектная,4 5 12349 изменений напряжения на выходе ИФД 1 и резко уменьшается переходная ошибка в кольце фазовой автоподстройки, что в конечном итоге уменьшает время установки частоты и повышает быстродействие синтезатора частот, Для обеспечения этого эффекта необходимо установить значения кодов Ы и Ы по1 ф формулам (1) и (2) в зависимости от параметров синтезатора и типа приме О ненного ИФД 1. Использование изобретения в цифровых синтезаторах частоты позволит . исключить изменение выходного напря жения ИФД 1 в процессе начальной установки частоты, установить заранее рабочую точку ИФД 1, устранить возможность повторных отработок частоты кольцом частотной автоподстройки 20 и уменьшить переходную ошибку в коль" це фазовой автоподстройки, что в совокупности позволяет, улучшить один из основных параметров широкополосных синтезаторов частоты - быст- д родействие при перестройке частоты Цифровой синтезатор частоты, содержащий последовательно соединенные импульсно-фазовый детектор, фильтр нижних частот, перестраиваемый генератор, смеситель, делитель частоты с переменным коэффициентом деления, цифровой частотный детектор, цифровой интегратор, буферный регистр и цифроаналоговый преобразователь, выход которого соединен с вторым входом перестраиваемого генератора, пвследовательно соединенныегенератор опорной частоты и умножитель частоты, выход которого подключен к второму входу смесителя, приэтом выход генератора опорной частоты соединен также с тактовым входомцифрового частотного детектора, о тл и ч а ю щ и й с я тем, что, с целью повышения быстродействия, введены последовательно соединенные первый вычитающий счетчик, первый дешифратор, элемент ИЛИ, 0 -триггер, 1 -Ктриггер второй вычитающий счетчики второй дешифратор, аналиаатор кодаи коммутатор,.управляющий вход которого объединенс входом запрета записи буферного регистра и подключенк выходу анализатора кода, вход которого соединен с выходом цифровогочастотного детектора, тактовые входыпервого и второго вычитающих счетчиков и В -триггера объединены и подключены. к выходу генератора опорнойчастоты, первый вход коммутатораобъединен с 1 -входом 1 -К-триггераи подключен .к выходу первого дешифратора, при этом первый вход импульсно-фазового детектора, К -вход1 -К-триггера и второй вход элементаИЛИ объединены и подключены к выходувторого дешифратора, прямой выход1 -К-триггера соединен с входом разрешения параллельной записи первоговычитающего счетчика, выход коммута"тора подключен к второму входу импульсно-фазового детектора, а второйвход коммутатора объединен с тактовым входом буферного регистра и соединен с выходом делителя частоты спеременным коэффициентом деления.