Устройство для сопряжения источника и приемника информации

(57)Изобретение относится к областивычислительной техники и может быть использовано для согласования скоростей при синхронной передаче данныхот источника к приемнику информации.Целью изобретения является повышение быстродействия устройства. Поставленная цель достигается, тем,что в устройство, содержащее память,группу коммутаторов адреса, первыесчетчики записи и чтения, два дешифратора, элемент И и элемент ИЛИ, введены вторые счетчики записи и чтения,триггер, две схемы сравнения и второй элемент И. 1 ил. ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(56) Авторское свидетельство СССРВ 752321, кл. С 06 Г 3/04, 1978.Авторское свидетельство СССРВ 746488, кл. 0 06 Р 3/04, 1977.Изобретениеотносится к областивычислительной техники и может быть 45 использовано для согласования скоростей при асинхронной передаче данных от источника к приемнику информации.елью изобретения является повыше ние быстродействия устройства.На чертеже представлена функциональная схема устройства,Устройство содержит память 1, коммуторы 2 адреса группы, дешифраторы3 и 4, первые счетчики 5 и 6 записии чтения; триггер 7, схемы 8 и 9 сравнения., элемент ИЛИ 10, элементы И 11и 12, группы информационных входов13 и выходов 14, входы 15 и 16 стробов записи и чтения, выходы 17 и 18сигналов блокировки записи и чтенияустройства, выходы 19 и 20 дешифраторов 3 и 4, вторые счетчики 21 и22 записи и чтения. Память 1 содержит матрицу запоминающих модулей1 1, с произвольной выборкой (Мх).Устройство работает следующим образом.В исходном состоянии счетчики 5,6, 21 и 22 и триггер 7 обнулены, выходы схем 8 и 9 сравнения возбуждены, по выходу 18 выдается сигнал бло- З 0кирования чтения. Кроме того, выдаются единичные потенциалы по первымвыходам 19 и 20 соответственно первого 3 и второго 4 дешифраторов, подготавливая каждый столбец к записи З 5и чтению информации. При поступлении импульса записи по входу 15стробируетсн дешифратор 3, при этомпоявляется единичный потенциал попервому выходу 19 дешифратора 3, 40который подключен к первому управляющему входу коммутатора 2 и моделейпамяти к-го столбца. Далее содержимое счетчика 5 через первый информационный вход к-го коммутатора 2поступает на адресные входы модулейпамчти 1 к-го столбца и первое слово,поступающее по входам 13, заносится в первую ячейку выбранных модулей. Переключаемый этим же импульсом (по срезу) в следующее состояниесчетчик 5 подготавливает занесениевторого входного слова во вторуюячейку и т.д. до заполнения всех Мячеек модулей памяти к-го столбца. 55В момент, когда модули окажутся заполненными, счетчик 5 переполнится,и импульс переполнения занесет едилицу в счетчик 21, 1 ри этом единичный сигнал появится на втором 19 эвыходе 192 дсшифратора 3, подготавляя для записи информации (к)-йстолбец модулей памяти 1, Записьинформации в другие модупи памяти1 происходит аналогично,Сразу после записи первого словав первую ячейку к-го столбца модулей памяти 1 с выхода 18 снимаетсясигнал блокировки чтения, Так каксчетчики 6 и 22 находятся в "нулевом состоянии, первое слово будетсчитываться в приемник информациипо первому адресу модулей памяти1. к-го столбца. Каждый импульс чтения, поступающий по входу 16, подготавливает адрес очередной ячейкиэтих модулей до момента считываниявсех слов и переполнения счетчика6, при этом импульс переполнениязаносит единицу в счетчик 22. Далееединичный сигнал появится на (к)-мвыходе дешифратора 4, подготавливая тем самым (к-)-й столбец модулей памяти 1. Если запись и чтениеинформации производится из одних итех же модулей памяти 1, то при записи чтение информации блокируетсявыдачей сигнала по выходу 18. Еслизапись и чтение информации производятся из разных модулей памяти 1,то пропессы записи и чтения можнопроизводить одновременно. При полном заполнении памяти, т,е, при переполнении счетчика 21 устанавливается в единицу триггер 7, фиксирующийзапись информации во все модули памяти 1. Далее запись информациивновь будет производится в модулик-го столбца, и если запись информации будет опережать чтение информации из памяти 1 и содержимое счетчиков 5, 21 станет равным содержимомусчетчиков 6, 22, сработают схемы 8и 9 сравнения, и выработается сигнал по выходу 17, служащий для блокировки записи информации в память 1.Таким образом, устройство позволяет осуществлять запись и чтениеинформации в одни и те же модулипамяти, не дожидаясь запись и чтениеинформации из разных столбцов модулей памяти, запись информации вранее считанные ячейки памяти, недожидаясь момента считывания всехслов из памяти, все это позволяетповысить быстродействие устройства.1(роме того, объем памяти устройстваможет достаточно просто изменятьсябез изменения его структуры путемисключения или добавления запоминающих модулей вместе с соответствующимкоммутатором, частью счетчиков и дешифраторов. формула изобретения1 ОУстройство для сопряжения источника и приемника информации, содержащее память, группы информационных входов и выходов которой являются соответственно группами информационных входов и выходов устройства, группу коммутаторов адреса, выходы которых подключены к группе адресных входов памяти, первые счетчики записи и чтения, тактовые входы которых соединены соответственно с входами стробов записи и чтения устройства, информационные выходы - соответственно с первыми и вторыми информационными входами коммутаторов адреса группы, первый и второй дешифраторы, выходы которых подключены соответственно к группам входов управления режимами записи и чтения памяти, первый элемент И, выход которого явля- ЗО ется выходом сигнала блокировки записи устройства, и элемент ИЛИ, выход которого является выходом сигнала блокировки чтения устройства, о тл и ч а ю щ е е с я тем, что, с 35 целью повышения быстроддиствия устройства, в него введены вторые счетчики записи и счетчик чтения, триггер, две схемы сравнения и второй элемент И, причем информационные выходы вторых счетчиков записи и чтения подключены соответственно к информационным входам первого и второго дешифраторов и первому и второму входам первой схемы сравнения, выход равенства которой соединен с первым входом второго элемента И и управляющим входом второй схемы сравнения, первым и вторым информационными входами подключенной соответственно к информационным выходам первых счетчиков записи и чтения, а выходы равенства к первым входам элемента ИЛИ и первого элемента И, второй вход которого соединен с выходом триггера, единичный и нулевой входы которого подключены соответственно к выходам переполнения вторых счетчиков записи и чтения, тактовыми входами соединенных соответственно с выходами переполнения первых счетчиков записи и чтения, стробирующий вход первого дешифратора соединен с входом строба записи устройства и вторым входом второго элемента И, выходом соединенного с вторым входом элемента ИЛИ, стробирующий вход второго дешифратора соединен с входом строба чтения устройства, выходы первого дешифратора подключены к первым управляющим входам коммутаторов адреса группы, вторые управляющие входы которых соединены с выходами второго дешифратора,