Устройство для распределения заданий процессорам

,80120514 А 4 С 06 Р 9/4 ИЯ " ИСАНИЕ ИЗОБРЕТ У к стробирующему входу узла и та, информационные выходы узритета подключены к первым вэлементов И группы, к выхода ения загрузкой устройства и ирующим входам соответствующихетчиков, вычитающие входы счетчив подключены к входам регистрации выполненных заданий устройства, вторые входы элементов И группы подключены к входу кода запрашиваемой функции устройства, выходы элементов И группы являются выходами кода запрашиваемой функции устройства.2. Устройство по п.1, о т л и ч а ю щ е е с я тем, что блок вьщеения наименьшего кода содержит щ триггеров, л схем сравнения, В мультиплексоров, в магистральных усилителей (где Ь - число процессоров в системе), счетчик, элемент задержки и тор тактовых импульсов, приая группа информационных ока подключена к информариоритела приоходамм управк сумл м сч ко л генера этом перв входов бл ционным входам триггеров, синхровходы триггеров подключены к выходу кающему лемент ходу г К такзадер нерато у обну я триг соотве вые вх вых льсов входы чи ени и к входобнуленивыходам лючены ов подключены к вых ров и к информац телей, информаци ые входь плексоров подключены к второи группе информационных входов блока, адресные входы мультиплексоров объеди иены и подключены к информационному выходу счетчика, выход перен ОСУДАРСТНЕННЫЙ КОМИТЕТ ССО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ ВТОРСНОМУ СВИДЕТЕЛЬСТ(56) Авторское свидетельство СССРВ 866560, кл.- 06 Р 9/46.Авторское свидетельство СССРВ 913377, кл. б 06 Р 9/46.Авторское свидетельство СССРУ 982005, кл. б 06 Р 9/46.(54 ) (57 ) 1, УСТРОЙСТВО ДЛЯ РАСПРЕДЕЛЕНИЯ ЗАДАНИЙ ПРОЦЕССОРАМ, содержащее блок памяти, адресный вход которого подключен к входу кода запрашиваемой функции устройства, выходразрешения чтения блока памяти подключен к входу запуска устройства,о т л и ч а ю щ е е с я тем, что,с целью расширения функциональныхвозможностей за счет распределениязапросов с учетом загруженности процессоров, оно содержит блок выделения наименьшего кода, узел приоритета, группу реверсивных счетчиков игруппу элементов И, при этом выходблока памяти подключен к первойгруппе информационных входов блокавьщеления наименьшего кода, втораягруппа информационных входов блокавыделения наименьшего кода подключена к выходам счетчиков, информационные выходы блока выделения наименьшего кода подключены к информационным входам узла приоритета, вход запуска устройства подключен к входузапуска блока вьщеления наименьшегокода, выход окончания выборки блокавьщеления наименьшего кода подключен ствующих схем сравнеды схем сравнения дам мультиплексоонным входам усилинн мульти1205144 10 20 30 счетчика подключен к выходу окончания выборки блока и к входу блокиров ки генератора тактовых импульсов, выход генератора тактовых импульсов подключен к счетному входу счетчика,Изобретение относится к вычислительной технихе и может найти применение в многопроцессорных системах для распределения нагрузки между процессорами.Цель изобретения - расширение функциональных воэможностей эа счет динамического распределения запросов с учетом загруженности процессоров.На фиг,1 изображена структурная схема устройства; на фиг,2 - схема .блока нахождения наименьшего кода.Устройство содержит элементы И 1, блок 2 памяти, блок 3 выделения наименьшего кода, узел 4 приоритета и группу счетчиков 5, при этом адресный вход блока 2 памяти подключен к входу 6 кода запрашиваемой функции устройства, вход разрешения чтения блока 2 памяти - к управляющему входу 7 устройства, информационный выход блока 2 памяти подключен к первым информационным входам 8 блока выделения наименьшего кода, вторые информационные входы 9 которого подключены к выходам счетчиков 5, информационные выходы 10 - к информационным входам узла 4 приоритета, управляющий вход - к управляющему входу 7 устройства, а сигнальный выход 11 - к первому сигнальному выходу устройства и управляющему входу схемы 4 приоритета, выходы которой подклкчены к первым входам элементов И 1, к вторым выходам 2 управления загрузкой устройства и входам сложения соответствующихсчетчиков 5, вычитающие входы которых подключены к входам регистрации выполненных заданий устройства, вто 40 рые входы элементов И 1 подключены к входу кода запрашиваемой функции устройства,авыходы-ккодовым выходам кода запрашиваемойфункцииустройства. выходы триггеров являются информационными выходами блока и подключены к управляющим входам усилителей,выход элемента задержки подключенк входу запуска блока. Блок выделений наименьшего кода(фиг.2) содержит в триггеров 13, п 1схем 14 сравнения, щ мультиплексоров15, п магистральных усилителей 16,счетчик 17, элемент 18 задержки игенератор 1 9 тактовых импульсов, приэтом первые информационные входы 8блока подключены к информационнымвходам триггеров 13, синхровходы которых подключены к входу обнулениясчетчика 17, входу запуска генератора 1 9 импульсов и к выходу элемента18 задержки, входы обнуления триггеров - к выходам соответствующих схем14 сравнения, первые входы которыхподключены к выходам мультиплексора15 и к информационным входам усилителей 16, а в горые - к объединенныммежду собой выходам 20 усилителей 16,информационные входы мультиплексоров15 подключены к вторым информационным входам 9 блока 3, а адресныек информационному выходу счетчика 17,выход переноса которого подключен квыходу 11 окончания выборки блока 3и к входу блокировки генератора 19импульсов, выход которого подключенк счетному входу счетчика 17, выходытриггеров 13 являются информационными выходами 10 блока 3 и подключенык управляющим входам усилителей 16,вход элемента 18 задержки подключенк входу 7 запуска блока 3.Устройство работает следующим образом,Устройство осуществляет динамическое распределение запросов между процессорами с учетом их функциональных воэможностей (способности выполнить запрашиваемую функцию) и загруженности процессоров. Функциональные возможности процессоров отображаются в блоке 2 памяти, при этом, если 1 -й процессор способен выполнитьфункцию 11;, то в ячейку 2; заносится "1", если нет - 0Код запрашиваемой функции1;(= 1, 2.ь 1 поступает с входа 6 кода запрашиваемой функции устройства на адресный вход блока 2 памяти и сопровождается сигналом на лйнии 7. На выход блока 2 памяти вьдается содержимое-й строки, разряды, содержащие "1", сдответствуют процессорам, 10 способным выполнить запрашиваемую функцию. В блоке 3 происходит определение навченее загруженных процессоров, способных выполнить запрашиваемую функцию. Информация о способ ности процессоров выполнять запрашиваемую функцию поступает на вход 8 блока 3 с выходов блока 2 памяти, информация о загруженности процессоров поступает на входы 9 с выходов счетчиков 5. Содержимое счетчика 5 соответствует числу задач, находя- щихся на обслуживании в-м процес - соре. В результате работы блока 3 на его выход 10 выдается "1" при 25 "1" на входе 8 и нахождении в счетчике 5 кода не большего чем в ос)1тальных счетчиках 5. Если в нескольких счетчиках находятся одинаковыекоды, то выделение одной "1" с выходов 1 О происходит на схеме 4 приоритета по сигналу на выходе 11 блока 3, вьдаваемом при завершении поиска наименьшего кода. С выхода 12схемы 4 приоритета сигнал поступаетна вход загрузки-го процессора,на вход прибавления единицы к счетчику 5 и на управляющий вход элемента И 1 . При этом на информационныйвход 1 -го процессора через элементИ 1 подается код запрашиваемойфункции с входа 6 кода запрашиваемойфункции устройства. При завершении1-м процессором выполнения каждойлибо функции на вычитающий входсчетчика 51 поступает сигнал, производящий уменьшение на единицу содержимого счетчика 5130354045 Блок 3 выделения наименьшего кода работает следующим образом.По сигналу на входе 7, задержанному на элементе 18 на время считывания с блока 2 памяти, производится обнуление счетчика 17, запуск генератора 19 тактовых импульсов и запись в триггеры 13 кода с входа 8 блока 3. Если триггер 13 содержит единицу, то через усилитель 16 и мультиплексор 15 на общую линию 20выдается содержимое к-го разряда счетчика 5 ( к = 1,201, где а разрядность счетчиков 5), начиная со старшего разряда. Разряд счетчиковвьдаваемьй на линию 20, задается счетчиком 17, имеющим коэффициент пересчета, равный разрядности счетчиков 5. На выходах мультиплексоров 15 происходит инвертирование соот-. ветствующих разрядов счетчиков 5.На линии 20 формируется логическая 1 для магистралей уровень логической 1 - низкий), если хотя бы с одного усилителя 16 выдается уровень логической единицы. На схемах 14 сравнения происходит сравнение бита на линии 20 с битом, вьдаваемым с инверсного выхода мультиплексоров 15. Если на выходе мультиплексора 15 находится низкий потенциал, а на линии 20 потенциал логической 1, то на выходе схемы 14 сравнения формируется сигнал, по которому триггер 13 обнуляется. Это происходит, если инвертированный разряд счетчика 5, подключаемый на линию 20, не является наибольшим из соответствующих разрядов других счетчиков, подключаемых на линию 20. Таким образом, к завершению цикла работы счетчика 17 при формировании им переноса в триггерах 13 сохраняются "1", если в соответствующих счетчиках 5 находятся наименьшие коды. Сигнал переноса счетчика 17 .блокирует работу генератора 19 тактовых импульсов и поступает на сигнальный выход 11 блока 3.1205144 Составитель В.Минакедактор Е.Копча Техред М.Пароцай Корректор Г.Решет аказ 8536/51 писно б., д. 4/5 ал ППП патент", г, Ужгород, ул, Проектная, 4 ИИПИ Го по дел 13035,ираж 709арственного комитетаизобретений и открытсква, Ж, Раушская