Устройство для вычисления квадратного корня из суммы квадратов чисел

552 ИЕ ИЗОБРЕТЕНИ ТОРСНОМУ Св ЕЛЬС(21) 37 (22) 29 (46) 07 (72) Е. В.Е,Тим (53) 68 (56) Ав 9 10249Авто Ф 10277 СССР1982.СР1982. ы- Е его введены третин ОСУДАРСТВЕННЫЙ КОМИТЕТ ССО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТ 3139/24-2406,8412.85. Бюл. У 45(54)(57) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯКВАДРАТНОГО КОРНЯ ИЗ СУММЫ КВАДРАТОВ ЧИСЕЛ, содержащее первый и второйрегистры операндов, первый и второйкоммутаторы, регистр суммы, распределитель импульсов, сумматор, первый,второй и третий выходы распределителяимпульсов подключены к входам стробирования записи первого и второгорегистров операндов, к управляющемувходу первого коммутатора и к входустробирования записи регистра суммысоответственно, выход регистра суммы подключен к первому информационному входу первого коммутатора иявляется выходом результата устройства, о т л и ч а ю щ е е с я тем,что, с целью расширения функциональных возможностей устройства, за счетвоэможности вычисления выражения регистр операнда, блок приоритета, вычитатель, схема сравнения, вход стробирования записи третьего регистра операнда подключен к первому входу распределителя импульсов, выходы первого, второго н третьего регистров операндов подключены к первому, второму и третьему входам блока приоритета, первый, второй и третий выходы которого подключены к второму, третьему и четвертому информационным входам первого коммутатора соответственно, первый выход которого подключен со смещением на один разряд в сторону младших разрядов к входу первого операнда сумматора, в ход которого подключен к первому входу схемы сравнения и к первому информационному входу второго коммутатора, выход которого подключен к информационному входу регистра суммы, второй выход первого коммутатора подключен к второму входу схемы сравнения, к второму информационному входу второго коммутатора, к входу умень шаемого вычитателя и со смещением на три разряда в сторону младших разрядов - к входу вычитаемого вычитателя, выход которого подключен к входу второго операнда сумматора, выход "МеньНше схемы сравнения подключен к управляющему входу второго коммутатора./х поступа о начение а в д второгоает значение атор 9, оторого а сумм ст пера 1/х7ие постО сравнеой пост На вых е сумматора/х /. Это значеемы ото- сли ает на первый вход схия, на второй вход кает значение /х/, Е1х ( х то с 20 ия заключаетсяфункции кт в два этапа. происх х+ х этап в ислени матс 0/х /.ия35 о, ошибка вычисл ошибка вычислен Как извесх- (37 т,а - Г( 67., Устройств обтает следую разом.на перПо начальному пуску (цепи начальной установки на фиг. 1, не приведены) вырабатывается тактовый импульс Т 1 (фиг.2), по переднему фронту которого осуществляется запись операн- вычита дов в регистры 1-3. Блок 5 построен так, что на первых выходах получаем . суммат большее число, на вторых - среднее, на третьих - меньшее. Для описания дальнейшей работы примем, что/х / 7, /х/ 7 /хЗ/, т.е. на первом выходе блока 5 - х, на третьем -ЗвНа втором выходе распределителя 4 импульсов - уровень логического ус нуля, что свидетельствует о том, что кращае55 на выход первого коммутатора 6 про- Дал ходит информация с его второго и третьего информационных входов, т.е сходи на Въ е г 9; - г+ - /х/7 18 " 2второго коммутатора 7 -а вых начен 7 1 8 1 2 г=м нту второго на регистр по переднему фрТЗ записываетси поступает нава. На этом устработу.ейшая работа ус которое импульс 11 суммь ыход 12йство пре трой ойства воигнала1 11Изобретение относится к цифровой вычислительной технике и предназначено для использования в специализированных вычислительных устройствах.Цель изобретения - расширение функциональных возможностей за счет обеспеченияэ возможности вычисления.,Ъквадратного кэорняиз суммы. квадратов ,. Орех чисел г = х+ х + х .2На фиг.1 привеДена структурнаясхема устройства; на. фиг.2 - времен.ная диаграмма работы распределителя импульсов.Устройство содержит первый 1, второй 2, третий 3 регистры операнда, распределитель 4 импульсов, блок 5 приоритета, первый 6 и второй 7 коммутаторы, вычитатель 8, сумматор 9, схему 10 сравнения, регистр 11 суммыр Выход 12Сущность изобретенв том, что вычисление этап вычисления в =Я, э Хтт; 7 + 1аявэВ 8 1 2 яэ ри выполнении условия /х/) / на первом выходе первого коммутато-ра значение /х /, на втором /х/.Значение /х 1/ поступает на вход. уменьшаемого вычитателя 8, На вход вычитаемого вычитателя 8 поступает значение /х/, сдвинутое на три двоичных разряда в сторону младших разрядов, т.е; - /х/ (сдвиг органи 1зован монтажно).На выходе вычитателя 8 м/х,/+ - / / / /, хема 710 сравнения вырабатывает сигнал управления вторым коммутатором, который разрешает прохождение на его выход значения /х/; в противном7 1случае /х /+ в /х /. Одно или8 1, 2другое значение по передненму фронту ТЗ (фиг.2) распределителя 4 импульсов записывается в регистр 11 суммы (значение з ).После этого распределитель 4 импульсов формирует сигнал Т 2 (фиг.2), по которому первый и четвертый информационные входы коммутатора 6 подключаются на его два выхода, т.е.вом выходе первого коммутатора1196854 Составитель А. УшаковТехред Л.Мартяшова Корректор М.Максимишинец Редактор С.Патрушева филиал ППП "Патент", г.Ужгород, ул.Проектная, 4 Заказ 7564/47 Тираж 709 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д. 4/5