Запоминающее устройство с самоконтролем

(19) (И) 3(533 С 11 С 29/00 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬГГИЙОПИСАНИЕ ИЗОБРЕТК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ рско(54) (57) ЗАПОМЛНАЮПИЕ УСТРОЙСТВО ССАМОКОНТРОЛЕМ, содержащее блоки памяти и блоки контроля, одни входы кото-:рых являются входои устройства, находы блоков памяти соединены с другими входами блоков контроля, однивыходы которых соединены с входаии:блоков поразрядного сравнения,первые выходы которых являются выходомустройства, отличающее с ятем, что, с целью пощшения надежности устройства эа счет исправления двухбитовых и других ошибок, кратных двум, в него введены первый,второй, третий и четвертый элементы И, элемент задераки, первый и второй блоки сравнения, инвертор, причедругие выходы блоков контроля подключены к входам первого блока сравнения и первым входаи второго итретьего элементов.И, выходы которых соединены с соответствующимивходами блоков поразрядного сравнения, вторые выходы которых соединеныс входами первого элемента И, выход которого подключен к первомувходу второго блока сравнения и квходу инвертора, выход которого соединен с вторыми входами второго итретьего элементов Н, выход первогоблока сравнения подключен к второмувходу второго блока сравнения, выход которого связан с первым входомчетвертого элемента И, второй входкоторого подключен к выходу элемента задерзки, вход которого является управляющим входом устройства,выходы .:второго блока сравнения ичетвертого элемента И являются контрольныии выходами устройства,10864 0 5 25 ниЯ 121. 35 40 45 50 55 Изобретение относится к вычислительной технике, в частности к запоминающим устройствам,Известно запоминающее устройство с оамоконтролем, использующееизбыточное кодирование по кодуХэммннга для обнаружения одно- идвухбитовых ошибок, исправления однобитовых ошибок Я .Недостаткаьк этого устройства являются отсутствие воэможности достоверного обнаружения многобитовыхошибок, исправления двух- и многобитовых ошибок, возможность постановки ложного диагноза в случае появления многобитовой ошибки, воспринимаемой устройством контроля во многих случаях как однобитовая ошибкаили отсутствие ошибки.Наиболее близким но техническойсущности к предлагаемому являетсязапомина:ощее устройство с самоконтролем, содержащее блоки памяти,выхо -ды которых соединены с первымн входаыю блоков поразрядного сравненияи первыми входаьы блоков контроля,выходы блоков контроля и блоковпоразрядного сравнения подключенык входам блока Формирования сигнала отказа, выходные и управляющиешины, блок задержки строба считываОднако это устройство не исправляет двухбитовые и другие кратные двум ошибки. Следует отметить,что по мере развития технологии БИС и связанного с этим повышения степени интеграции происходит переход к изготовлению все в больших количествах БИС ЗУ с многоразрядной органи зацией 4.8.16 разрядов. В настоящее время все или почти все БИС. ПЗУ, ППЗУ, ЭППЗУ выпускаются с разрядностью 8 или 16, появляется все большее количество БИС ОЗУ с разрядностью 4 или 8 (например, статические ОЗУ 1 Кх 4, 1 Кх 8, динамиче-ские ОЗУ 16 Кх 4 и т.д+ Для таких БИС резко повышается вероятность отказа целого многоразрядного слова, а следовательно, и появления много- битовой ошибки.Целью изобретения является повышение надежности запоьынаацего устройства за счет исправления двух- битовых ошибок и ошибок кратных двумПоставленная цель достигается тем,что в запоьынающее устройство 61 2с самоконтролем, содержащее блоки памяти и блоки контроля, одни входы которых являются входом устройства, выходы блоков памяти соединены с другими входами блоков контроля, одни выходы которых соединены с входами блоков поразрядного сравнения, первые выходы которых являются выходом устройства, введены первый, второй, третий и четвертый элементы И, элемент задержки, первый и второй блоки сравнения, инвертор,причем другие выходы блоков контроля подключены к входам первого блока сравнения и первым входам второго и третьегоэлементов И, выходы которых соединены с соответствующими входами блоков поразрядного сравнения, вторые выходы которых соединены с входаьж первого элемента И, выход которого подключен к первому входу второго блока сравнения и к входу инвертора, выход которого соединен с вторыми входами второго и третьего элементов И, выход первого блока сравнения подключен к второму входу второго блока сравнения, выход которого связан с первым входом четвертого элемента И,второй вход которого подключен к выходу элемента задерж-. ки, вход которого является управляющим входом устройства, выходы второго блока сравнения и четвертого элемента И являются контрольныьы выходами устройства.На чертеже изображена принципиальная схема предлагаемого устройства.Устройство содержит два блока 1 памяти, блоки 2 поразрядного сравнения, блоки 3 контроля, четыре элемента И 4, 42,4 , 4 , входные шины 5, управляющую шину 6, выходные шины 7, первую контрольную шину 8, инвертор 9, элемент 10 задержки,два блока 111 и 112 сравнения, вторую контрольную шину 12.Устройство работает следующим образом.На входы двух блоков 1 памяти и двух блоков 3 контроля по коду Хэмминга поступают коды адреса, числа команд по входным шинам 5 и запрос по шине 6 от арифметического устройства (на чертеже не показано) , Считанная из блоков памяти инФормация контролируется блоками 3 контроля по коду Хэмминга. В случае отсутствия ошибок в инФормации, считанЮ 8646 25 3ной из обоих блоков 1 памяти, или наличия в ней однобитовой ошибки, корректируемой блоками 3 контроля по коду Хэмминга, на входах блоков 2 поразрядного сравнения устанавливается истинная информация, а на каждом из их выходов устанавливается сигнал сравнения логическая "1"), При этом на выходе первого элемента И 4 устанавливается также сигнал 1 О логической "1", соответствующий исправной работе запоминающего устройст" ва, На шине 8 по исте.анни времени, необходимого на считывание информации, ее контроль и, если нужно, корт 15 ректировку,установится сигнал "Ответ ЗУ". По этому сигналу ариФ- метическое устройство может принять и использовать достоверную информацию, установившуюся на выходных ши нах 7. В процессе работу ЗУ возможно появпение двух- или многобитовых ошибок.отказ отдельных двух и более ячеек памяти в одном адресе;отказ целого слова или групп слов в многоразрядной БИС;отказ целой БИС с многоразряд ной организацией;отказ дешифратора многоразряд,ной БИС,приводящий к считыванию информации из другого адреса или одновременно из двух адресов; 35отказ схем управления одного из блоков памяти (адресные схемы, схема выбора кристалла, схемы регенерации и другие) и т.п.В любом из этих случаев считан- Ю ная из двух блоков памяти информация оказывается неидентичной и не может быть скорректирована блоком контроле по коду Хэмминга. Поэто-. му на одном,двух и более выходах блока 2 поразрядного сравнения устанавливается сигнап несравнения (логический "О"), вследствие чего на выходе первого элемента И 41 установится сигнал ошибки, соответствую-50 щий также логическому "О", Одно.временно сигнал ошибки устанавливается на выходе одного или двух (если ошибка: в обоих блоках памяти) блоков 3 контроля по коду Хэмьиига. 5,Дапьнейшая работа устройства определяется характером обнаруживвемой при контроле ошибки. 41. Двух- или многобитовая ошибка имеется в одном иэ блоков 1 памяти. При этом на первый вход второго и третьего элементов И 42 и 4 у подается сигнал ошибки от первого элемента И 41 через инвертор 9, а на второй вход одного из элементов И 42,4- сигнал ошибки от соответствукцего блока Э контроля.по коду Хэмминга, элемент И срабатывает и запре-. щает считывание информации в данном такте от неисправного блока. На выходных шинах 7 устанавливается информация, считанная из другого исправного блока. Сигнал запроса,задержанный на элементе Ю задержки, через четвертый элемент И 44 поступает на шину 8.2. Неисправность обнаруживается в обоих блоках 1 памяти . Сигнал ошибки устанавливается на выходе первого элемента И 41 и на находах обоих блоков 3 контроля по коду Хэмьынга. В этом случае срабатывают второй и третий элементы И 42 и 4, запрещая выдачу информации от обойк блоков 1 памяти на выходные шины 7. Одновременно с выходов сигналов ошибок блоков 3 контроля по коду Хэюмнга поступает одинаковая информация на оба входа первого блока 111 сравнения на выходе которой "устанавливается логическая "1", поступающая на первый вход второго блока сравнения,на другой вход которого подан сигнал ошибки от элемента И 4 (сигнал логического О"). На выходе второго блока 11 сравнения,соединенного с шиной 12 сигнала некорректируемой ошибки, устанавливается логический "О", свидетельствукюций об отказе ЗУ. Сигнал некорректируе" мой ошибки поступает на четвертый элемент И 4 1 и запрещает выдачу сигнала на шину 8.3. Одной иэ возможных реакций блока контроля по коду Хэмминга на много- битовую ошибку является ее необнаружение. Тогда при появлении необнаруживаемой многобитовой ошибки в одном из блоков 1 памяти сигнал ошибки на выходе соответствукщего блока Э контроляпо коду Хэмминга отсутствует так же, как и на другом бпоке контроля, подключенном к исправному блоку памяти, однако на выходе нервого элемента И 4 1 при этом сигнал ошибки вырабатывается. Как и в .пре1086461 Составитель О.КулаковТехред А,Бабинец , Корректор А.Зимоко Редакт Петров Заказ 225/ ВНИИТираа 575 Подпивенного кожтета СССРбретений и открытийЖ, Раушская наб., д ное ПИ Государ по делам и 13035, Москва"Патент", г Ужгород, ул. Проектная дыдущем спучае срабатывает второйблок1 сравнения, на шине 12 появляется сигнал некорректнруемой ошибки,сигнал ответа ЗУ на шине 8 не появляется, при появлении некорректируемых 5ошибок вопрос о дальнейшем использовании ЗУ или его выключении решается оператором или автоматом системы.Вероятность появления необнаружнваемоймногобитовой ошибки весьма низка.Так, для. 32-разрядного блока памяти достоверность обнаружениямногобитовых ошибок составляет, более 973.