Устройство для вычисления логарифмов двоичных чисел

(5 В С 06 Р 7 55 ый чен ксрого о ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ПИСАНИЕ ИЗОБР(71) Львовский ордена Ленина политехнический институт им;Ленинского комсомола(56) 1. Авторское свидетельство СССР 9 448459, кл. С 06 Е 7/556 19742. Данчеев В.П. Цифро-частотные вычислительные устройства. М., "Энергияф 1976, с, 61 (прототип). (54)(57) УСТРОИСТВО ДЛЯ ВЫЧИСЛЕНИЯ ЛОГАРИФМОВ ДВОИЧНЫХ ЧИСЕЛ, содержащее два регистра, группу элементов 2 И-ИЛИ, вход устройства соединен с входом первого регистра, инверсный выход второго регистра подключен к первому информационному входу группь. элементов 2 И-ИЛИ, о т л ич а ю щ е е с я течто с целью повышения быстродействия в него допол нительно введены три регистра, четыре сумматора, генератор тактовых импульсов, триггер и (и -2) вычислитель ных блоков итерации, где 11 - разряд- ность входного числа, причем выход-го разряда первого регистра соединен с входом 6 +2)-разряда второго регистра, второй информационный вход группы элементов 2 И-ИЛИ подключен со сдвигом на два разряда вправо к выходу 1 -го разряда третьего регистра, прямой выход первого разряда которого соединен с первым управляющим входом группы элементов 2 И-ИЛИ, второй управляющий вход которой подключен к инверсному выходу первого разряда третьего регистра, выход -го разряда первого регистра соединен с ,первым входом 0 +1,)-разряда и с :вторым входом 1-го разряда первого сумматора, выход которого подклю информационному входу третьего р гистра, выход которого соединен первым информационным входом вто сумматора второй информационный вход которого подключен к выходу группы элементов 2 И-ИЛИ, инверсный выход первого разряда третьего регистра соединен с первым входом третьего сумматора, инверсный выход триггера подключен к первому входу четверТого сумматора, второй вход которого соединен с выходом четвертого регистра, выход четвертого сумматора через пят регистр подключен к выходу устройства, в каждом вычислительном блоке итерации, содержащем три регистра, группу элементов 2 И-ИЛИ и два сумматора, инверсный выход первого регистт ра соединен с первым информационным. входом группы элементов 2 И-ИЛИ, вы- ЕФ ход 1 -го разряда второго регистра сое-; .динен с первым информационным входом первого сумматора и с(+7 +2)-разрядом второго информационного. входа группы элементов 2 И-ИЛИ, где12в (1- номер разряда ре-Ф гистра)= 12И Я- номер вычислительного блока итерации), выход группы элементов 2 И-ИЛИ подклю" чен к второму информационному входу первого сумматора, первый управляющий вход группы элементов 2 И-ИЛИ соединен с прямым выходом первого разряда второго регистра, инверсный, выход которого подключен к второму управляющему входу группы элементов 2 И-ИЛИ и первому входу второго. сумматора, второй вход которого соединен с выходом третьего регистра, кроме того вьход-го разряда группы элементов 2 И-ИЛИ устройства соединен с входом (4 +1)-го разряда первого регистра первого вычислительного блока итерации, выходы второго и третьего сумматоров устройства подключены соответственно к входам второго и третьего регистров первого вычислительного блока итерации, выход1 -го разряда группы элементов 211-ИЛИ предыдущего вычислительног1023324 блока итерации соединен с.входом(1+1 )-го разряда первого регистрапоследующего вычислительного блокаитерации,. выходы первого и второгосумматоров предыдущего вычислительного блока итерации подключен соответственно к входам второго и третьегорегистров последующего вычислительного блокаитерации, выход первого разряда первого сумматора (и -2)-го вычислительного блока итерации соедиИзобретение относится к вычислительной технике и может быть использовано в универсальных и специализированных ЦВИ для логарифмированиябольших массивов многоразрядных чиСЕЛеИзвестно цифровое устройство длялогарифмирования двоичных чисел, содержащее два сумматора, сдвиговыйрегистр, схему И-ИЛИ, схему И, треггер, запоминающий блок, блок управления (13.Недостатками известного устройства являются низкое быстродействие,а также необходимость хранения в памяти констант.Наиболее близким к изобретениюявляется устройство воспроизведениялогарифмической и обратной зависимости, содержащее три регистра, 20счетчик, две схемы И-.ИЛИ 21Недостатком известного устройстваявляется низкое быстродействие.Цель изобретения - повыаениебыстродействия устройства, 25Поставленная цель. достигаешься тем,что в устройство для вычисления лога рифмом двоичных: чисел, содержащеедва регистра, группу элементов 2 И-ИЛИ,вход устройства соединен с входом перЗового регистра, инверсный выход второго регистра подключен к первомуинформационному входу группы элементов 2 И"ИЛИ, дополнительно введены три регистра, четыре сумматора,генератор тактовых импульсов, триггер и (и -2 ) вычислительных блоковитерации, где и-. разрядность входного. числа, причем выход-горазряда первого регистра соединен свходдм ( 1 +2 ) разряда второго регист ра, второй информационный вход группыэлементов 2 И-ИЛИ подключен со сдвигом на два разряда вправо к выходу-го разряда третьего регистра, прямой выход первого разряда которогосоединен с первым управляющим входомгруппы элементов 2 И-ИЛИ, второй управляющий вход которой подключен к иннен с информационным входом триггера, выход второго сумматора (и -2)-говычислительного блока итерации подключен к входу четвертого регистра устройства, второй вход третьегосумматора, устройства и третьи входывторых сумматоров каждого вычислитель,ного блока итерации соединены с шинойлогического нуля, управляющие входытриггера и всех регистров соединеныс выходом генератора тактовых импульсов. версному выходу первого разряда тре,тьего регистра, выходразряда первого регистра соединен с первым входом (1+1) разряда и со вторым входом-го разряда первого сумматора, выход которого подключен к информационному входу третьего регистра, выход которого соединен с первым информационным входом второго сумматора, второй информационный вход которого подключен к выходу группы элементов 2 И-ИЛИ, инверсный выход первого разряда третьего регистра соединен с первым входом третьего сумматора, инверсный выход триггера подключен к первому входу четвертого сумматора, второй вход которого соединен с выходом четвертого регистра, выход четвертого сумматора через пятый регистр подключен к выходу устройства, в каждом вычислительном блоке итерации, содержащем три регистра, группу элементов 2 И-ИЛИ и два сумматора, инверсный выход первого регистра соединен с первым информационным входом группы элементов 2 И-ИЛИ,выход л-го разряда второго регистра соединен с первым информационныл входом первого сумматора и с(л + +2) разрядом второго информационного входа группы элементов 2 И-ИЛИ, где ( 1:1,2щ) л - номер разряда регистра, (, л = 1,2,;и)- номер вычислительного блока итеграции, выход группы элементов 2 И-ИЛИ подключен к второму информационному входу первого сумматора, первый управляющий вход группы элементов 2 И-ИЛИ соединен с прямым выходом первого разряда второго регистра, инзерсный выход которого подключен к ,второму управляющему входу группы элементов 2 И-ИЛИ и первому входу второго сум 1 латора, второй вход которого соединен с выходом третьего регистра, кроме того, выход-го разряда группы элементов 2 И-ИЛИ устройства соединен с входом (1,+1)-го разряда первого регистра первого вычислительного блока итерации, выходы второго и третьего.10233243сумматоров устроиства подключены соот ступают на сумматор 6, на выхопе ветственно к входам второго и третье- которого формируется выражение го регистров первого вычислительногоблока итерации, выход 1 -го разряда х,:х , -) группы элементов 2 И-ИЛИ предыдущеговычислительного .блока итерации соеди Во втором такте содержимое региствев со входом (1 +1)-го разряда пер- ра 1, сдвинутое на,два разряда вправого регистра последующего вычисли- во, записывается в регистр 2,.а энательного блока итерации, выходы пер- чение Х 1 с выходов сумматора 6 в вого и второго сумматоров предыду- регистр 3. Если Ч, с 1, т.е. первый щего вычислительного блока итерации 10 разряд регистра 3, отображающий цеподключены соответственно к входам лую часть числа Хл , равен нулю, второго и. третьего регистров после- то сигнал с .инверсного выхода перво- дующего вычислительного блока итера- го разряда регистра 3 разрешает про-. ции, выход первого разряда первого хождение ва сумматор 7 через группу сумматора (и -2 ) -го вычислительного 15 элементов 2 И-ИЛИ 10.содержимого реблока итерации соединен с информаци- гистра 3, сдвинутого н,два разряовным входом. триггера, выход второго да вправо, т.е. Х 2 . Если же сумматора в)-го вычислительного Ч, Ъ 1, то по сигналу с прямого выхоблока итерации подключен к входу да разряда регистра 3 через группу четвертого регистра устройства, вто-. элементов 2 И-ИЛИ 10 проходит инверсрой вход третьего суьакатора устройст- :ное значение содержимого регистра 2,-й ва и третьи входы вторых сумматоров равное - Хо 2 , Таким образом, в каждого вычислительного блока итера- группе элементов 2 И-ИЛИ 10 Фориируции соединены с шивой логического ну- ется значение ) . данное эначеля управляющие входы триггера и всех ние поступает на.сумматор 7, где сум-. регистров соединены с выходом генеФ25мируется с содержимым регистра 3 ра ратора тактовых импульсов. равным Х, На сумматоре 7 формируетНа чертеже изображена блок-схема ся значение Х . Подача содержимо огрегистра 2 на.сумматор 7 обратнымУстройство содержит регистры 1-5, кодом позволяет заменить операцию сумматоры 6-9, группу элементов 30 вычитания операцией сложенйя.2 И-ИЛИ 10, триггер 11, В) вычис- Ковставты 9 оф 1 + 2 Я ийр (1 + 2 ). лительвых блока 12 итерации, каждый формируются на входах суммма ора 8. из которых содсржит регистры 13-15, . Константа уф; 1 + 2 ) в двоичном группу элементов 2 И-ИЛИ 16, сумматоры коде имеет значение 0,1001 0101011100У 17 и 18, а также генератор 19 такто а константа ВОЯд 1 + 2)=0,010100100111, Здесь принято, чтоУстройство предназначено для вычис. и = 12.Для их формировария в разряды,. ф ления Функции 0 Х от нормализовав- сумматора,где значение разрядаконстан-. ных чисел, представленных в Формате2.ты равно единице,подает.я обратное с фиксированной запятой. 40 значение первого разряда регистра 3.Алгоритм вычисления описывается Если Х1, то .в данные разряды по" следующими итерациоьньми формулами ступают единицы, если Х 1 Ъ 1, то нули. Осталъны. разряды сумматора заземлены, т.е. на их входы постоянно1 л. =1 Х; 2) -Щ 2подается значение логического "О".Таким образом, на сумматоре 8 фории 45р+), руется значение Ч . В этом же такте во входной регистр 1 поступаетьй,Еслм Х,Ъ; второй элемент массива, и над ним про-1 1 о,Если Х,изводятся операции, которые были вы 50 полнены в первом такте над первымоперандом.которые при начальных значениях Чо=ХрЧо= 0 Ро= О, = 1 = дают пос- В. третьем такте значение 8из ле итераций 9 = 60 р Ч,: группы элеиевтов 2 И-ИЛИ 10, сдвинуи бд.Устройство состоит вз й ступе- тое на разряд вправо, записывается ней, в каждой из которых выполняется 55 в регистр 13, в регистры 14 и 15, заодна итерация вычисЛительного процес- писываются соответственно значения с са. Число и равно разрядности обра- выходов сумматоров 7 и 8. В группе батываемых чисел. элементов 2 И-ИЛИ 16 первого вычислительного блока 12 Формируется значеУстройство работает следующйм об ние 7, на сумматоре 17 -. Х 3,на сумиаторе 18 - 13 , В этом же такВпервом такте число Х поступает те в регистра 2 и 3 записываются во входной регистр 1. Содержимое ре- . промежуточные результаты обработки гистра 1, а также его содержимое, второго элемента массива, над ниии сдвинутое на один разряд вправо, по во второй ступени устройства произ1023324 Эеказ 4213б Подписи НИИП ираж водится вторая итерация, а во входной регистр 1 поступает третий элемент обрабатываемого массива, и над ним производится аналогично описанной. В и -м такте на сумматоре 9 :йроизводится сложение содержимого регистра 4, равного 9 н , с констан той ЬЯй (1 + 2 ),которая Формируется путем йрдачи в и+ 1)"й разряд сум" матора инверсного значения триггера 11, равного значению первого раэ ряда Хп 1 и заземления остальных разрядов. Полученное значением=Во Мпосупает в выходной регистр 5 и йз него на выход устройства, Одновремен-. но результаты обработки. всех последующих элементов массива сдвигаются на одну ступень вниз и производится их дальнейшая обработка.Результат обработки первого элемента массива получается через И тактов, а каждого последующего элемента массива - через один такт.Тактовые импульсы, управляющие работой устройства йоступают изгенератора 19 тактовых импульсов. Филиал ППП "Патент",г, Ужгород, ул, Проектная, 4 С приходом каждого импульса инФормация из предьдущей ступени конвейера записывается в регистры последующей ступени. Частота подачи тактовых импульсов определяется тактом конвейера, равным задержке в одной его ступени То = 1 см+ или гДе "см время сложейия двух чисел на сумматоре, Сл- задержка инФормации группой элементов 2 И-ИЛИ.Так как устройство работает по конвейерному принципу, то его быстродействие при,обработке массивов двоичных чисел определяется тактом конвейера То,Технико-экономическая эФфективность данного изобретения заключает-, ся в том, что устройство обладает высокой однородностью структуры, что позволяет его реализовать в виде больших интегральных схем, а также то, что устройство работает по конвейерному принципу, что дает возможность значительно повысить быстродействие устройства.