Преобразователь кода

.24 ИСАНИЕ ИЗОБРЕТ ИЯ АВТОРСКОМУ ЕЛЬСТВУ управляемого инвертора и выходамустройства, а вторые поразрядныевходы - к входам устройства, о тл и ч а ю щ и й с я тем, что, сцелью повышения быстродействия, внего введены регистр, элемент задержки, дополнительный сумматор-вы"читатель и постоянное запоминающееустройство, входы которого подключены к выходам первого управляемогоинвертора и вторым входам дополнительного сумматора-вычитателя, первые входы которого подключены к выходам постоянного запоминающегоустройства, управляющий вход первого управляемого инвертора подключенк управляющему входу дополнительного сумматора-вычнтателя и к входустаршего разряда регистра, остальныепоразрядные входа которого подключенык выхбдам дополнительного сумма-. Стора-вычитателя, а стробирующий входчерез элемент задержки - к шине тактовцх импульсов, выход старшего разряда регистра соединен с входомстаршего разряда сумматора-вычита- МаМтеля, остальные выходы регистра -с входами второго управляемого ин-фффвертора. ффффф ОСУДАРСТВЕННЫЙ. НОМИТО ДЕЛАМ ИЗОБРЕТЕНИЙ(56) 1. Букреев И.Н., Мансуров Б.М. и Горячев В.И; Микроэлектронные схемы цифровых устройств. М., "Советское радио", 1975, с. 339-341.2. Авторское свидетельство СССР по заявке В 3231939, кл. Н 03 К 19/24 21.07,81 (прототип).(54)(57) ПРЕОБРАЗОВАТЕЛЬ КОДА, содержащий сумматор-:вычитатель триггер, первый и второй управляемые инверторы, управляющие входы которы подключены к выходу триггера, первый вход которого подключен к шине тактовых импульсов, а второй - к выходу старшего разряда сумматоравычитателя, поразрядные выходы которого подключены к поразрядным входам первого управляемого инвертора, а первые поразрядные входы подключе. ны к поразрядным выходам второгоИзобретение относится к импульсной технике, может быть использованс в устройствах кодирования, передачи данных и технике связи. В частности, устройство может быть использовано в системах цифровой компрессии стан дартного телевизионного видеосигнала методами адаптивной дельта-модуляции 1 АДМ) и дифференциальной импульсно-кодовой модуляции ( ДИК),Известны .устройства, содержащие 10 сумматор-вычитатель и регистр, поразрядные входы которогоподключены к поразрядным выходам сумматора-вычитателя, а его первые и вторые входы соединены соответственно с 15 входом устройства и выходом регистра 1).В данных устройствах на регистре с помощью сумматора-вычитателя накапливается последовательность положительных и отрицательных кодовых приращений. Однако эти устройства не обеспечивают экспоненциального преобразования накапливаемой суммы, что приводит к ухудшению помехоус тойчивости при использовании устройства в качестве петли обратной связи в системах передачи с адаптивной дельта-модуляцией и дифференциальной ,импульсно-кодовой модуляцией.Известен преобразователь кода, обеспечивающий экспоненциальное пре.образование накапливаемой последовательности различных по знаку и амплитуде параллельных кодовых приращений, причем экспоненциальный :спад стремится к среднему значению 11 ср Г 23 .Однако .быстродействия устройства недостаточно для работы в системах .цифровой компрессии стандартного 40 телевизионного видеосигнала. Целью изобретения является повышение быстродействия преобразованиякода за счет сокращения времени 45экспоненциальной обработки накаплиеваемой суммы параллельных кодовыхприращений,Указанная цель достигается тем,что в преобразователь кода, содержащий сумматор-вычитатель, триггер,первый и второй управляемые инверторы, управляющие входы которых под.ключены к выходу триггера, первыйвход которого подключен к шине так"товых импульсов, а второй - к выходустаршего разряда сумматора-вычитателя, поразрядные выходы которогоподключены к поразрядным входампервого управляемого инвертора, апервые поразрядные входы подключены 60к поразрядным выходам второго управляемого инвертора и выходам устройства, а вторые поразрядные входык входам устройства, введены регистрэлемент задержки, дополнительный 65 сумматор-вычитатель и постоянное запоминающее устройство, входы которого подключены к выходам первогоуправляемого инвертора и вторым входам дополнительного сумматора-вычитателя, первые входы которого подключены к выходам постоянного запоминающего устройстйа, управляющийвход первого управляемого инвертораподключен к управляющему входу до-.полнительного сумматора-вычитателяи к входу старшего разряда регистра,остальные поразрядные входы которогоподключены к выходам дополнительногосумматора-вычитателя,а стробирующийвход через элемент задержки - к шине тактовыхимпульсов, выход старшего разряда регистра соединен с вхо"дом старшего разряда сумматора-вычитателя, остальные выходы регистрас входами второго управляемого инвертора. Существенное повышение быстродействия устройства образуется за счет сокращения времени экспоненциальной обработки накапливаемой суммы посту" пающих кодовых приращений. В известном преобразователе для экспоненциальной обработки требуются сотни импульсов высокой частоты Ех, поступающих на суммирующий и вычитающий счетчики до момента совпадения их выходных кодов (окончание цикла обработки). В предлагаемом устройстве нет необходимости в высокой частотепоскольку введение указанных новых элементов и их определенная взаимосвязь позволяет производить обработку за один такт, Укаэанное в известном устройстве ограничение . частоты поступления кодовых прираще" ний Х (КХ устранено. Поэтому частота поступления кодовых приращений Гт может быть значительно повышена и она определяется лишь задержкой в элементах схемы, для компенсации которой в устройство введен элемент задержки.На фиг, 1 представлена структурная схема преобразователя кода; на фиг. 2 и 3 - временные диаграммы его работы.Преобразователь кода содержит сумматор-вычитатель 1, выходы младших разрядов которого подключены к входам управляемого инвертора 2, а выходы последнего соединены с вторыми входами дополнительного сумматоравычитателя 3 и входами постоянного запоминающего устройства ПЗУ) 4, а его выходы подключены к первым входам сумматора-вычитателя 3, управляющий вход которого соединен с входом старшего разряда регистра 5, управляющими входами управляемых инверторов 2 и б и выходом триггера 7, информационный вход которого подключенк выходу старшего разряда сумматоранычнтателя 1, а первые и вторые входы сумматора-вычитателя подключены соответственно к входу устройства и ныходу управляемого иннертора б, а входы последнего подсоединены к 5 выходам регистра 5, поразрядные и стробирующий входы которого соединены соответственно с выходами дополнителв. ного сумматора-вычитателя 3 и через элемент 8 задержки - с стробирующим 10 входом триггера 7, на который подан сигнал тактовой частоты.Устройство работает следующим образом.На первые входы сумматора-вычи талеля 1 поступают параллельные кодовые приращения с частотой 1 . Сумматор-нычитатель предстанляет собой обычный сумматор с комбинационной логической схемой для выполнения20 операции сложения или вычитания. В каждом такте в зависимости от знака кодового приращения, т.е. "1" или "Оф в знаковом разряде, происходит суммирование или нычитание его из остатка суммы, подающегося на вторые входы сумматора-вычитателя 1 с выхода устройства, После суммирования осуществляется экспоненциаль.ная обработка с помощью постоянного запоминающего устройства ( ПЗУ) 4, в котором записана экспоненциальная характеристика с заданной крутизной, дополнительного сумматора-нычитателя 3, элемента 8 задержки регистра 5.На выходе устройства образуется но- З 5 вый остаток суммы, обработанный по экспоненциальному закону, причем ,экспоненциальный спад стремится к некоторому среднему значению Ц.В момент времени й 1 (фиг. 2) кодовое 40 приращение 11 суммируется с ранее образованным остатком накопленных приращений, Если новая сумма превышает средний уровень Оср , то нысокий потенциал на выходе стаРшего 45 разряда сумматора-вычитателя 1,фиксируется триггером 7 и выключает управляемые инверторы 2 и б, и выходы младших разрядов в прямом коде поступают на ПЗУ 4, Триггер 7 и уп" равляемый инвертор 2 подают на ПЗУ 4 абсолютную величину разности)б;)- Бт - Огде Й - кодовое значение необработанной суммы в моментвремени И йБ - кодовое значение среднегоуровня.Указанная величина. поступает на 60 первые входы дополнительного сумматора-вычитателя 3, а на его вторые входы из ПЗУ 4, в соответствии с входным кодом ф, поступает код раз" ности ; , зависящий от крутизны 65 спада экспоненциальной кривой и представляющий собой величину, на которую необходимо уменьшить в соответствии с записанным н ПЗУ 4 экспоненциальным законом обработки. В соответствии с высоким потенциалом на выходе триггера 7 дополнительный сумматор-вычитатель 3 производит операцию вычитания д 1- = 141 (интервал времени О - О на фиг.2). Задержанный во время включения вышеуказанных элементов устройства с помощью элемента 8 задержки. импульс тактовой частоты К вписывает в регистр 5 кодД и высокий потенциал триггера 7 (старший разряд кода обработанной суммы). В соответствии суправляющим сигналом триггера 7 инвертор б пропускает обработанный код младших разрядов суммы на выход устройства в неинвертиронанном виде, а старший разряд снимается непосредственно с соответствующего выхода регистра 5, т,е. на выходе устройства формируется обработанное кодовое значение суммы 01. Если в моментРвремениотрицательное приращение Ь 0 приведет к тому, что на выходе сумматора-нычитателя 1 новая сумма 0 станет меньше среднего уровнято низкий потенциал старшего разряда сумматора-вычитателя 1 зафиксируется триггером 7 и включит управляемые инверторы 2 и б. Вследствие этого на ПЗУ 4 и первые входы дополнительного сумматора-вычитателя 3 подается инвертированный код младших разрядов необработанной . суммы, что соответствует абсолютное величине разности) =)Ц - се В соответствии с поданным на вход Пну 4 ходом) (, на его выходе образуется код Я, необходимый для получения обработанной по экспоненциальному закону величины )д. Дополнительный сумматор-вычитатель 3 производит операцию сложения Ц. + + Е = Д, так как на его управляю-: щий вход подан низкий потенциал с триггера 7, Далее указанная величина и низкий потенциал триггера 7 вписываются в регистр 5 и, пройця вклю ченный управляемый инвертор б, на выходе устройства в момент времени 1 образуется обработанное значение сммы Ц (фиг. 2).На фиг, 3 показаны примеры функ" ционирования устройства. Кривая О отображает пример работы при поступ. ленин на вход устройства последовательности различных положительных и отрицательных кодовых приращений. Кривые В и С показывают экспоненциальный характер изменения амплитуды за несколько тактов в случае подачи единовременных положительного и отрицательного приращений, соответст венно.Корректор Е. Рошко 7 Тираж 934 НИИПИ Государственногопо делам изобретений 13035, Москва, Ж, Р аказ 303 одписн комитета СССРи открытийушская наб., д. 4/ лнал ППП "Патент", г. Ужгород, ул, Проектная, 4 Таким образом, на выходе устройства в каждом такте происходит обработка накопленной сумиы, которая стремится к среднему значению П, по экспоненциальному закону, а крутизна спада экспоненциальной характеристики определяется соответствующим программированием ПЗУ 4. Все операции осуществляются за один такт, а задержки в сумматорах-вычитателях 1 и 3, .ПЗУ 4 и управляемом инверторе 2 компен снруются элементом 8 задерж ки. По сравнению с известным устройством, содержащим сумматор-вычитатель и регистр и производящим лишь накопление последовательности различных по знаку и амплитуде кодовых 5 приращений, предлагаемое устройствообладает расширенными функциональными возможностями, поскольку оно кроме операции накопления, производит в каждом такте экспоненциальную 10 обработку накопленной суммы. Вследствие этого, применение устройства в системах компрессии АДМ и ДИКМ повысит. помехоустойчивость.