Синусно-косинусный преобразователь

гаемых первого и второго сумматоров, выходы которых являются информационными выходами кодов синуса и косинуса преобразователя, вход второго слагаемого первого сумматора соединен с выхоцом второгЬ умножителя, дополнительно введены анализатор кода, комбинационный умножитель, блок элементов НЕ и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, вход первого старшего разряда аргумента преобразователя является выходом знакового разряда кода синуса преобразователя и соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого является выходом знакового разряда кода косинуса преобразователя, вход второго старшего разряда аргумента преобразователя соединен с вторым входом элемента ИСКЛЮЧАОЩЕЕ ИЛИ и первым входом анализатора кода, второй вход которого 20 подключен к входу младших разрядов аргумента преобразователя, выход старших разрядов анализатора кода соединен с входом блока памяти выход младших разрядов анализатора 25 кода соединен с входом умножителя, выход которого подключен к входам опорных сомножителей первого ивторого умножителей, выход первого уможителя соединен"с входом блока элементов НЕ, выход которого подключен к входу второго слагаемого второго сумматора.На фиг. 1 приведена структурная схема синусно-косинусного преобразователя; на фиг, 2 - функциональная схема анализатора кода.40Устройство содержит элементИСКЛЮЧАЮЩЕЕ ИЛИ 1, анализатор 2 кода, блок 3 памяти, комбинационный умно- житель 4, умножители 5 и 6, блок элементов НЕ 7, сумматоры 8 и 9, входы 10 и 11 старших и кодовый вход 45 12 младших разрядов кода аргумента, выходы 13 и 14 старших и младших разрядов кода анализатора 2 сответственно, кодовые выходы 15 - 18 блока 3 памяти, кодовый выход 19 комбина ционного умножителя 4, кодовые выходы 20 и 21 умножителей 5 и бсоогветственно, выходы 22 и 23 знаковых разрядов кодов синуса и косинуса соответственно и выходы 24 и 55 25 кодов синуса и косинуса преобразователя соответственно.Анализатор 2 кода содержит груп" пу 26 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 60 и сумматор 27.Предлагаемый преобразователь вырабатьуает по ( и + 2)-разрядному коду о. аргумента о(п+ 1)-разрядные, л л коды синуса и косинуса ы по и созови. 65 лКод сС и аргумент ас связаны соотношениеми+г=г)Е К,.2-,1:1где с 6 - разрядная цифра -го разряда кода оДва старших разряда кода с определяют знаковые разряды кодовл льи ОС и соь О. в соответствии с выражениями:Ф 22 = О 1,Ф 2 3 = ОС 1 О+ о 2где Ф 22, Ф 23 - знаковые разряды ко,л л.ДОВ 5 ПС И СОВ О. СОответственно.Анализатор 2 кода выдает при2 = 0 прямой код (при 2=1 - дополнительный код ) по коду, образованному о младшими разрядами вход.ного кода аргумента.Блок 3 памяти комбинационно вырабатывает и -разрядные коды ьи рл ли соя р по коду р , образованномустаршими разрядами выходного кодаанализатора 2.Младшие в) разрядов выходногокода анализатора 2 образуют кодсоответствующий аргументу= )/2 Е у 2 , Для представления ар-1=п.-ю Ф 2лгумента у кодом у%в радианах с весом младшего разряда ау"= 2 служит комбинационный умножитель 4,= Х(2 3,Умножители 5 и б формируют и-разрядные коды произведений в-разряднсго кода уф на коды ь и ). и соР,л . лобразованнйе старшими в разрядами.л . лкодов ь)п )о и соь р соответственно.лУсечение кодов ьпр и соь) при умножении применяется для упрощенияреализации умножителей 5 и б. При2 в ) и погрешность умножения непревышает величиныаун= 2.л лэпо,и соьо. осуществляется наоснове соотношенийз 1 и оба.= Ып р+ у" собкор,СОВ о )=С 05)-ф" 51 й /ь. С подачей двух старших разрядов кода Ж по входам 10 и 11 и остальных его разрядов по входу 12 преобразователя блок 3 памяти на выходах 15 и 16 вырабатывает код ь)п р,л поступающий на входы первого слагаемого сумматора .8, а на выходах 17ли 18 - код созе, поступающий на входы первого слагаемого сумматора 9,Умножитель б фомирует на вылходе 21 код усовв, подаваемый на входы второго слагаемого сумматора 8, а умножитель 5 на выходе 20 вырабатывает код ф".ви ф, поступаю л+щий через блок элементов ЙЕ 7 обрат-, ным кодом на входы второго слагаемого сумматора 9, на.вход переноса которого подается логическая ф 1",С выходов 24 и 25 суммато 1 ов 8 и 9 снимаются искомые коды зи осовсСсоответственно, а с выходов 22 и 23 - знаковые разряды,кодов синуса и косинуса соответственно.Преобразователь работает как ком бинационная логическая схема, быстродействие которой определяется временем распространения сягнала от ее входов до выходов, т,е. быстродействием применяемой элементной ба-. 20 зы.Технико-экономическая эффективность изобретения заключается в том что предлагаемый преобразователь.имеет по сравнению с прототипом более 25 высокое быстродействие. формула изобретения30Синусно-косинусный преобразОватель, содержащий блок памяти, выходы старших разрядов кодов синуса и косинуса которого подключены к входам первых сомножителей первого и второ" го умножителей и входам старших разрядов первых слагаемых первого и второго сумматоров соответственно, выходы младших разрядов кодов синуса и косинуса блока памяти соединены с входами.мпадших разрядов первых сла- ф гаемых первого и второго сумматоров,выходы которых являются информациои"ными выходами кодов синуса и косинусапреобразователя, вход второго слагаемого первого сумматора соединенс выходом второго умножителя, о тл и ч а ю щ и й с я тем, что,с целью повиаения быстродействия,в него дополнительно введены анализатор кода, комбинационный умножитель, блок элементов НЕ и элементИСКЛЮЧАЮЩЕЕ ИЛИ, вход первого старшего разряда аргумента преобразователя является выходом знакового разряда кода синуса преобразователя исоединен с первым входом элементаИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого является выходом знакового разрядакода косинуса преобразователя, вход,второго старшего разряда аргументапреобразователя соединен с вторымвходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ ипервым входом анализатора кода, второй вход которого подключен к .входумладших разрядов аргумента преобразователя, выход старших разрядованализатора кода соединен с входоиблока памяти, выход младших разрядов анализатора кода соединен с вхо-.дом умножителя, выход которогоподключен к входам опорных сомножителей первого и второго умножителей,выход первого умножителя соединен.с входом блока элементов НЕ, выходкоторого подключен. к входу второгослагаемого второго сумматора.Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРВ 628491, кл. С Об Г 7/548, 1976.2. Оранский А.М. Аппаратные методы в цифровой вычислительной технике.Минск, из-во БГУ им. В.И,Ленина,1977,. с, 47-50 (прототип),1005040 Составитель Е.КиселевРедактор Л.Алексеенко ТехредЖ,Кастелевич Корректор М цещик За Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4 1900/64 Т ВНИИПИ Госуда по делам из 113035, Москва, ираж 7 рствен обрете Ж,4 Подписноеого комитета СССРий и открытийРаушская наб., д. 4/5