Запоминающее устройство с автономным контролем

ОПИСАНИЕ ИЗОБРЕТЕНИЯ Союз СоветскихСоциалистическихРеспублик К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(51 М. Кп.з 6 11 С 29/00 с присоединением заявки Мо Государственный комитет СССР по делам изобретений и открытий(54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С АВТОНОМНЫМКОНТРОЛЕМ 20 Изобретение относится к запоминающим устройствам и может быть исполь,зовано в составе специализированныхцифровых вычислительных машин (СПЗМ)или систем обработки и передачи цифровых данных,Известно запоминающее устройствос автономным контролем, содержащеедва поля памяти, одно из которых 10служит для хранения информации, а вдругом расположено содержимое адреса ячейки ЗУ, к которой в настоящиймомент происходит обращение, а также содержит адресный блок, включающий регистр адреса и дешифратор адресов, выходной .регистр и схему сраннения текущего адреса с содержимым,хранящимся в дополнительной частиячейки поля памяти, выбираемой поэтому адресу (1).Недостатком этого устройства яв"ляется отсутствие в его составесредств контроля информационной части, а также тракта дешифратора и накопителя, что снижает его надежность. 25Наиболее близким техническим решением к изобретению является запоминающее устройство с антономным .контролем содержащее регистр адре"са, ныход которого через дешифратор 30 адресов подключен ко входу накопи" теля, соединенного соответствующими выходами со входами регистра, причем любая ячейка памяти наряду с информационной частью имеет дополнительные разряды, в которых хранятся контрольные признаки свертки (например, по модулю 2 или 3), относящиеся как к коду числа, так и к коду адреса, покоторому выбирается данная ячейка 2 .Недостатком известного устройства является низкая разрешающая способность автоматического определения места неисправности, что снижает его надежность,Белью изобретения является повышение надежности устройства.Поставленная цель достигается тем, что в запоминающее устройство с автономным контролем, содержащее регистр адреса, выходы которого соединены .с первым входом дешифратора адреса и входами перного блока свертки по модулю два, выход которого подключен к первому входу первой схемы сравнения, накопитель, входы которого соединены с выходами дешифратора адреса, а выходы - с входами регистра числа, информационныеС выхода регистра 5 информациясчитывается из ЗУ. Информационнаяее часть при помощи блока 7 свертывается по заложенным контрольным .признакам. Результаты свертки сравниваются с контрольным (контрольны,ми) признаком схемой б сравнения..выхода регистра 5 поступает на входсхемы 4 сравнения. В случае правильности результатов на схемах 4 и 6,а также установки триггера 12 в нулевое состояние на выходах схем 4 иб и триггера 12 присутствуют сигналы исправности ЗУ,В случае обрыва цепей дешифратора2 выбор ячейки по этому адресу непроизводится и информация изнакопителя 8 не считывается . Триггер12 остаемся в состоянии неисправности. При этом неисправность типа"обрыв " в информационной части накопителя 8 обнаруживается при помощи схемы 6 сравнения. При неисправ"ности типа обрывф в частях контрольных разрядов накопителя 8 неисправность проявляется аналогично обрывуцепей дешифратора 2,Для осуществления повторного опроса и отнесения проявленной неисп"равности либо к неисправностям типа"случайный сбой, либоотказ " в состав ЗУ введен элемент ИЛИ 11, припомощи которого осуществляется извне устройства гашение триггера 12и установка его в состояние исправности ЗУ,Таким образом, использование новых элементов - триггера, элементовИ, ИЛИ и элемента задержки с их связями позволяет охватить оперативнымконтролем тракты прохождения сигнала опроса через дешифратор 2 и накопитель 8, в результате чего повышается разрешающая способность средстввстроенной диагностики и, следовательно, надежность устройства.Технико-экономическое преимущаст"во предложенного устройства заключа"ется в его более высокой надежностипо сравнению с известным. формула изобретения выходы которого являются информаци"онными выходами; устройства и подключены к входам второго блока сверткипо модулю два, выход которого соединен с первым входом второй схемысравнения, контрольные выходы ре" 5гистра числа подключены соответственно к втоРым входам схем сравнения,выходы которых являются контрольнымивыходами устройства, Введены триггер,элементы ИЛИ, элемент задержки и эле мент И, причем входы первого элемен"та ИЛИ соединены с выходами накопителя, а выход подключен к входу элемента задержки, выход которого соединенс первым входом второго элемента ИЛИ,5выход которого подключен к нулевомувходу триггера, единичный вход которого соединен с выходом элемента И ивторым входом дешифратора адреса, выход триггера является индикаторнымвыходом устройства и подключен к первому входу элемента И, второй входкоторого является входом опроса уст"ройства, установочным входом которого является второй вход второго элемента ИЛИ,На чертеже изображена функциональная схема предложенного устройства.Устройство содержит регистр 1 адреса, дешифратор 2 адреса, первыйблок 3 свертки по модулю два, первуюсхему 4 сравнения, регистр 5 числа,вторую схему б сравнения, второй блок7 свертки по модулю два, накопитель8, первый элемент ИЛИ 9, элемент 10задержки, второй элемент ИЛИ 11, 35триггер 12 и элемент И 13.Предложенное запоминающее устройство (ЗУ) работает следующим образом.На вход элемента И 13 подается 40сигнал опроса, а на вход регистра1 - код адреса, который свертывает-,ся при помощи блока 3. Далее результаты свертки подаются на один извходов схемы 4 сравнения. Сигнал оп,роса, пройдя через элемент И 13,производит установку триггера 12 в единичное состояние (соответствующее неисправности) и поступает на вход дешифратора 2, управляемого регистром1. При наличии сигнала опроса на входедешифратора 2 на одном из его вы-ходов появляется сигнал при помощи,которого выбирается информация изсоответствующей ячейки накопителя 8.О выхода накопителя 8 считанная информация поступает на вход регистра5 и на вход элемента ИЛИ 9, с выходакоторого через элемент 10 задержкиобобщенный сигнал подается на нулевой вход триггера 12 и производит 60его установку в состояние, соответст.,вующее исправности устройства. Приэтом предполагается наличие в инФормационной или контрольной частяхнакопителя 8 хотя бы одной единицы. 65 Запоминающее устройство с автономным контролем, содержащее регистр адреса, выходы которого соединены с первым входом дешифратора адреса и входами первого блока свертки по модулю два, выход которого подключен к первому входу первой схемы сравнения, накопитель, входы которого соединены с выходами дешифратора адреса, а выходы - с входами регистра числа, информационные выходы которого являются информационными выходами устрой" ства и подключены к входам второгоЗаказ 8526/45 Тираж 622 ПодписноеВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб., д.4/5 финал ППП "Патент", г,ужгород ул.Проектная,4 блока свертки по модулю два, выходкоторого соединен с первым входом,второй схемы сравнения, контрольныевыходы регистра числа подключены соответственно к вторым входам схем сравнения, выходы которых являются контрольными выходами устройства, о тл и ч а ю щ е е с я тем, что, сцелью повышения надежности устройст 1 ва, в него введены триггер, элементыИЛИ, элемент задержки и элемент И, 0причем входы первогоэлемента ИЛИсоединены с выходами накопителя, авыход подключен к входу элемента эадерзки, выход которого соединен спервым входом второго элемента ИЛИ, 15выход которого подключен к нулевомувходу триггера, единичный вход которого соединен с выходом элемента Ии вторым входом дешифратОра адреса,выход триггера является индикаторнымвыходом устройства и подключен кпервому входу элемента И, второй входкоторого является входом опроса устройства, установочным входом которого является второй вход второго зле"мента ИЛИ.Источники информации,принятые во внимание при экспертизе1. Патент США Ю 3963908,кл. С 06 Р 11/10, опублик. 1975.2, Авторское свидетельство СССР9 467409, кл. б 11 С 29/00, 1974