Преобразователь параллельного кода в последовательный

, - ,д-ооо Союз Советских оциалистических Республик(61) Доло (22) Заявл нительное к авт. саид-вуено 11.1077 (21) 2533 М КЛЗ 7/18-2 606 Г 5/О,исоединением заявки Мо осуп твенныи коиите СССРам нзобретеинй открытий) Приоритет оо пе иковано 15.11.80.Бюллете публикованияописания 2 нь Мо 425.11,80 и УДК 681(71) Заявител РЕОБРАЗОВАТЕЛЬ ПАРАЛЛЕЛЬНОГО К В ПОСЛЕДОВАТЕЛЬНЫЙластиехниприодов5 Изобретение относится к об автоматики и вычислительной т ки и может быть использовано поСтроении преобразователей к н устройств сопряжения.Известен преобразователь параллельного кода в последовательный 1, содержащий триггеры, группу элементов ИЛИ, группу элементов И и группу элементов задержки, причемвыходы предыдуших триггеров преобразователя соединены через элементы И, .ЛИ и элементы задержки с входами последую;.их триггеров.Недостаток этого преобразователя состоит в наличии элементов задержки, которые уменьшают быстродействие и надежность, а так же сужают функциональные воэможности преобразователя. 2Наиболее близким решением данной задачи по технической сущности и схем- ному решению является преобразователь параллельного кода в последовательный 2, содержащий регистр вход ного кода, первая группа входов которого соединена с информационным входом преобразователя, вторая группа входов соединена с входом записи преобразователя, а третья группа вхо дов соединена с входом сброса преобразователя. Кроме того, преобразователь содержит сдвиговый регистр и группу вентилей, входы которых соединены с выходами регистров, а выходы подключены к выходу преобразователя.Недостаток данного преобразователя состоит в его сложности.Целью изобретения является упрощение преобразователя.Поставленная цель достигается тем, что преобразователь параллельного кода в последовательный, содержащий регистр входного кода, первая группа входов которого соединена с информационным входОм Преобразователя, вторая группа - с входом записи преобразователя, а третья группа входов соединена с входом сброса преобразователя, дополнительно содержит группу из иэлементов И-ИЛИ, (где и " число разрядов входного кода) и двухтактный регистр сдвига, единичный и нулевой выходы разрядов которого соединены с первым и вторым входами соответствующих элементов И-ИЛИ группы, третьи входы элементов И-ИЛИ группы соединены с выходами соответствующих разрядов регистра входного кода, четвертый вход 1-го (1 в) элементаИ-ИЛИ группы соединен с выходом(1-1)-го элемента И-ИЛИ группы, выход,первого элемента Й-ИЛИ группыявляется выходом преобразователя,четвертый вход в-го элемента И-ИЛИгруппы соединен с выходом и-го раз-ряда регистра входного кода, первыевходы разрядов двухтактного регистра сдвига соединены с входбм сбросапреобразователя, вторые входы нечетных разрядов двухтактного регистрасдвига соединены с входом первоготакта преобразователя, вторые входы .четных разрядов двухтактного регистра сдвига соединены с входом второго такта преобразователя, выход 1-горазряда двухтактного регистра сдвигасоединен с третьим входом (+1)-горазряда двухтактного регистра сдвига, третий вход первого разряда двухтактного регистра сдвига подключенк входу логической единицы,Функциональная схема предлагаемого преобразователя для случая преобразования четцрехразрядного входногокода представлена на чертеже. Преобразователь параллельного кодав последовательный содержит регистр - 1 входного кода, двухтактнцй регистр 2 сдвига, которые выполнены на"триггерах, состоящих иэ инвертора 3, элемента ИЛИ-НЕ и элементов И5, б, Преобразователь также содержитна каждый триггер регистра 1 входного кода, кроме последнего, первый 7, второй 8 элементы И и объединяющий их выходы элемент ИЛИ 9. Приэтом выход каждого триггера регистра 1 входного кода "сбеХинен-с-"йервймвходом первого элемента И 7, а вто рые входы первого 7 и второго 8 элементов И соединены соответственнос нулевым и единичным выходами соответствующего триггера двухтактного регистра 2 сдвига. Первые входывторых элементов И 8, кроме послед"него, соединены с выходами предыдущих элементов ИЛИ 9, а первый входпоследнего элемента И 8 соедййен"с выИдом "последнеготри"гера" ротйст- ра 1 входного кода, Выход первогоэлемента ИЛИ 9 соединен с выходомпреобразователя, Вход Сброс соеди = вен с входами всех триггеров регистра 1 входного кода двухтактного регистра 2 сдвига, соединен с входами триггеров регистра 1 входногокода. Входй первого и второго тактов1 Т, 2 Т соединены. с входами триггеровдвухтактного". регистра 2 сдвига. Преобразователь работает следу.- ющим образом.Первоначально на вход Сброс поступает импульс, который устанавливает преобразователь в исхОдное состоя:ййе =при"этом с нулевого выхода, триггеров двухТактного регистра 2сдвига на вторые входы первых элементов И 7 поступают разрешающие (высокие) уровни, а с единичного выхода этих же триггеров на вторые вхо-ды вторых элементов И 8 поступаютзапрещающие (низкие) уровни. Входной параллельный код записывается в регистр 1 входного кода импульсом, поступающим на вход Запись, после чего на выходе появляется инФормация, записанная в первый триггер регистра 1 входного кода. При поступлении импульса на вход 1 Т состояние первого триггера двухтактного регистра 2 сдвига изменяется на противоположное, что приводит к закрытию первого элемента И 7 и открытию второго элемента И 8 первого триггера регистра 1 входного кода, при этом на выходе через первый эле мент И 7 и элемент ИЛИ 9 второготриггера регистра 1 входного кода, а также через второй элемент И 8 н элемент ИЛИ 9 первого триггера появляется инФормация, записанная во второй триггер регистра 1 входного кода. При приходе импульса к входу 2 Т изменяет свое состояние второй триггер двухтактного регистра 2 сдвига и на выходе появляется информация следующего триггера регистра1 входного кода. При заполнении регистра 2 сдвига единицами с какой-точастотой, с такой же частотой на 1 выходе преобразователя появляется инФормация, последовательно снимаемая с триггеров регистра 1 входного кода. При полном заполнении единицами двухтактного регистра 2 сдвигана выходе присутствует инФормация последнего триггера регистра 1 вход ного кода. Для повторения цикла преобразования необходимо повторить описанный процесс.Предлагаемый преобразователь посравнению с 2 имеет меньшее ко-личество элементов. Так для преобразования четырехразрядного кода в известном преобразователе на распределитель импульсов используется восемь триггеров с раздельными входами и восемь ячеек И. В предлагаемом преобразователе на регистр сдвига, использующийся, вместо распределителя импульсов, расходуется три триггера с раздельными входами и три ячейки И.Таким образом, при преобразовании предлагаемым преобразователем и- разрядного входного параллельного кода используется на (о+1) триггеров и ячеек И меньше, чем в 2, что значительно упрощает Я преобразователь и, как следствие,повышает егб надежность. Кроме того, в схеме предлагаемого преобразбвателя нет непосредственного соединения выходов элементов И, что у позволяет его реализовать на более780002 Формула изобретения дюхОдюай иод Составитель М. АршавскийРедактор Л,ГольдинаТехредМ.Рейвес Корректор М. КостаФЭака сноеу ком ет Тираж 751дарственногоизобретений иква, Ж, Ра з 9327 15ВЫИИПИ Гопо делам113035, М Подпиа,СССРийнаб., д. ит кр ка 4/5 филиал ППП Патент, г. Ужгород, ул. Проектная, 4 совершенных современных элементахсерии 106, 134 и др. сериях. Преобразователь параллельного кода в последовательный, содержащий регистр входного кода, первая группа .входов которого соединена с информационным входом преобразователя, вторая группа - с входом записи преобразователя, а третья группа входов соединена с входом сброса преобра-, зователя, о т л и ч а ю щ и й с я тем, что, с целью упрощения преобразователя, он содержит группу из иэлементов И-ИЛИ (где и - число 5 разрядов входного кода) и двухтактный регистр сдвига, единичный и нулевой выходы разрядов которого соединены с первым и вторым входами соответствующих элементов И-ИЛИ груп пы, третьи входы элементов И-ИЛИ группы соединены с выходами соответствующих разрядов регистра входного кода, четвертый вход 1-го (1=и) элемента И-ИЛИ группы соединен с 25 выходом (1-1)-го элемента И-ИЛИ группы, выход первого элемента И-ИЛИгруппы является выходом преобразователя, четвертый вход элемента И-ИЛИгруппы соединен с выходом и-го разряда регистра входного кода, первые входы разрядов двухтактного регистра сдвига соединены с входомсброса преобразователя, вторые входынечетных разрядов двухтактного регистра сдвига соединены с входом первого такта преобразователя, вторыевходы четных разрядов двухтактногорегистра сдвйга соединены с входомвторого такта преобразователя, выход1-го разряда двухтактного регистрасдвига соединен с третьим входом(1+1)-го разряда двухтактного регистра сдвига, третий вход первого разряда двухтактного регистра сдвигаподключен к входу логической единицы.Источники информации,принятые во внимание при экспертизе1. Бузунов 10,А. Принципы.построения цифровых вычислительных машин."Техника", 1972; с, 125, р. 56,2, Шляпоберский В.И.Основы техники передачи дискретных сообщений.