Долговременное запоминающее устройство

(51)М Кл а б 11 С 1(00 Гесударстаеннмй камнтет Опубликовано 23.09.80. Бюллетень35 (53) УДК 681.327..бб(088,8) аа делам наебретеннй н ОтнрытнйДата опубликования описания 28.09.80(72) Авторы изобретения 1А. Л. Хлюнев и А. А. Кузнецов 1) Заявите ГОВРЕМЕННОЕ ЗАПОМИНАЮ УСТРОЙСТВО 4) е запоминающе акопитель и ре Изобретение относится к вычислительной технике.Известно долговременное устройство, содержащее нгистры адреса и числа 1.Однако оно обладает низким быстродействием.Наиболее близким по техническому решению к предлагаемому является долговременное запоминающее устройство, содержащее блок управления цепями считывания, блок обратной логической связи, блоки усилителей считывания, регистр адреса и регистр числа, блоки входных элементов И, дешифратор стробов и элементы ИЛИ, дешифраторы накопителей и дешифраторы, накопители 2.Недостатком этого устройства является его низкое быстродействие.Цель изобретения - повышение быстродействия устройства.Поставленная цель достигается тем, что в долговременное запоминающее устройство, содержащее регистр адреса, вход которого является входом устройства, дешифратор информационные входы которого подключе ны к выходам регистра адреса, накопители,входы которых подключены к выходам дешифратора, блок усилителей считывания, первые входы которого подключены к выходам накопителей, регистр числа, выход которого является выходом устройства, блок 5 управления, первый вход которого является входом устройства, а управляющие выходы подключены к входам регистра адреса, блока усилителей считывания, регистра числа и дешифратора,введены регистр текущего адреса, ииформайионные .входы котоо рого подключены к соответствующим выхо.дам старших разрядов регистра адреса, а управляющий вход - к выходу блока управления, схема сравнения, первые входы кото.рой подключены к соответствующим выходам старших разрядов регистра адреса, вторые входы схемы сравнения подключены к соответствующим выходам регистра текущего адреса, элемент И, первый вход которого подключен к выходу схемы сравнения, второй вход - к выходу блока управлер ния, а выход - ко второму входу блока усилителей считывания и ко второму входу блока управления, буферный регистр числа, входы которого подключены к соответствующим выходам блока усилителей, и выходнойкоммутатор, управляющие входы которогоподключены к выходам младших разрядов регистра адреса, информационные входы выходного коммутатора подключены к соот. ветствующим выходам буферного регистра числа, а выходы выходного коммутатора - к соответствующим входам регистра числа.На чертеже приведена функциональная схема устройства.Устройство содержит регистр адреса 1, старшие разряды которого соединены с соответствующими входами регистра текущего 16 адреса 2, схему сравнения 3, первые входы которой подключены к соответствующим выходам старших разрядов регистра адреса 1, а вторые подсоединены к соответствующим выходам регистра текущего адреса 2, дешифратор 4, входы которого соединены с соответствуощими выходами старших разрядов регистра адреса 1, а выходы подключены к соответствующим входам накопителей 5, выходы которых подсоединены к первым входам блока усилителей считывания 6, второй вход которого соединенс выходом элемента И 7, первый вхол которой подсоединен к выходу схемы сравнения 3, второй вход элемента И 7 подключен к соответствующему выходу блока управления 8.йВыходы блока усилителей считывания 6 подкл юче ны к соответствующи м входа м буферного регистра 9 числа, выходы которого подсоединены к информационным входам выходного коммутатора 10, Управляющие входы выходного коммутатора соединены с зо соответствующими выходами младших разрядов регистра адреса 1, Выходы выходного коммутатора полключены к соответствующим входам регистра 11 числа.Первый вход блока управления 8 соединен с управляющим входом устройства, а второй его вход подключен к выходу элемента И 7.Выходы блока управления 8 подсоединены к соответствующим управляющим входам регистра адреса 1, регистра текущего 46 адреса 2, дешифратора 4, регистра числа 11, к третьеку вхолу блока усилителей считывания 6.Устройство работает следующим образом.На регистр адреса 1 поступает код адреса числовой ячейки, хранимой в одном из накопителей, а на блок управления 8 - сигнал обращения к устройству, Код старших разрядов адреса, установившийся на регистре адреса 1, поступает непосредственно на пер- зо вые входы схемы сравнения 3 и на входы дешифратора 4, а код младших разрядов - на управляющие входы выходного коммутатора 1 О.При несравнении адресов, находящихся на регистре адреса 1 и иа регистре текущей го адреса 2, блок управления 8 формирует сигнал приема информации е регистра адреса в регистр текущего адреса. С выходов дешифратора 4 поступают сигналы на входы накопителей 5 в момент времени, определяемый поступлением сигнала из блока управления. Считанная информация из накопителей поступает на вход усилителей считывания 6 и по сигналу, поступающему из блока управления 8, заносится в буферный регистр 9 числа,Информация, хранящаяся в одной из зон буферного регистра 9 числа передается через выходной коммутатор 1 О на вход регистра 11 числа. Причем номер перелаваемой зоны определяется содержимым младших разрядов регистра адреса 1,Момент передачи информации через выходной коммутатор 10 определяется поступлением сигнала с блока управления 8.В случае сравнения адресов, находящихся в регистре адреса 1 и в регистре текущего адреса 2, элемент И 7 вырабатывает сиг. нал, блокирующий работу блока усилителей считывания 6, Одновременно сигнал с выхода элемента И 7 поступает на вход блока управления 8, который вырабатывает сигнал передачи информации с буферного регистра 9 числа через выходной коммутатор 10 на регистр 11 числа. При этом выборки информации из накопителей не производится.Поскольку команды, входящие в состав программ, записываются в память последовательно, использование предлагаемого изобретения позволяет уменьшить число обращений к накопителю в Кгп раз, где гп - число накопителей, входящих в состав устройства, К - коэффициент разветвления прог. рамм,Изобретение позволяет повысить быстродействие устройства на 300/о.Формула изобретенияДолговременное запоминающее устройство, содержащее регистр адреса, вход которого является входом устройства, лешифратор, информационные входы которого подключены к выходам регистра адреса, накопители, входы которых подключены к выходам дешифратора, блок усилителей считывания, первые входы которого подключены к выходам накопителей, регистр числа, выход которого является выходом устройства, блок управления, первый вход которого является входом устройства, а управляющие выходы подключены к входам регистра адреса, блока усилителей считывания, регистра числа и дешифратора, отличающееся тем, что, с целью повышения быстродействия, в него введены регистр текущего адреса, информационные входы которого подключены к соответствующим выходам старших разрядов регистра адреса, а управляющий вход - к выходу блока управления, схема сравнения, первые входы которой подключены к соответствующим выходам старших раз765878 5рядов регистра адреса, вторые входы схе мы сравнения подключены к соответствуюгци м выхоЛа м регистра текущего адреса, элемент Й, первый, вход которого подключен к выходу схемы сравнения, второй вход подключен .к выходу блока управления, а выход .подключен ко второму входу блока усилителей считывания и ко второму входу блока управления, буферный регистр числа, входы которого подключены к соответствующим выходам блока усилителей, и выходной коммутатор, управляющие входы которого подключены к выходам младших разрядов 6регистра адреса, информационные входы выходного коммутатора подключен к соответствующим выходам буферного регистра числа, а выходы выходного коммутатора подключены к ссютветствующим входам регистра числа.Источники информации,принятые во внимание при экспертизе 1. Майоров С, А., Новиков Г. И, Принципы,организации цифровых машин, Машиностроеии ,974, с. 201 в 2.2. Авторское свидетельство СССР447758, кл. б 11 С 17/00, 1972 (прототип)..М енк 4/5тнаи,30илиал Составитель В. МуратовТехред К. Шуфрич КорректорТираж 662 ПодписноеИПИ Государственного комитета СССРпо делам изобретений и открытийМосква, Ж - 35, Раушская наб., д.ППП аПатеить, г. Ужгород, ул. Проек