Устройство для цикловой синхронизации

Союз СоветскинСоциалистическихРеспублик ОП ИСАНИЕИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУН 04 1. 7/08 Говударстввнный комитет Опубликовано 23.08.80. Бюллетень М 31Дата опубликования описания 23.08.80 да делам изобретений н,втнрытий(71) Заявитель Минский радиотехнический институт(54) УСТРОЙСТВО ДЛЯ ЦИКЛОВОЙ СИНХРОНИЗАЦИИИзобретение относится к связи и может использоваться в системах с импульсно-кодовоймодуляцией, а также в системах передачи информации с временным разделением каналов,для синхронизации блоков сообщений.Известно устройство для цикловой синхронизации, содержащее регистры сдвига, междувыходами и входамн которых включен преобразователь кода, к управляющему входу которого подключен выход дешифратора через решающий блок, а также формирователь импульсов 111.Однако, такое устройство имеет сравнительно большое время вхождения в синхронизми сравнительно высокую вероятность ложной15синхронизации,Цель изобретения - сокращение временивхождения в синхронизм и снижение вероят.ности ложной синхронизации,Это достигается тем, что в устройство дляцикловой синхронизации, содержащее регистрысдвига, между выходами и входами которыхвключен преобразователь кода, к управляюще.му входу которого подключен выход дешифра 2торачерез решающий блок, а также формирователь импульсов, введены последовательно соединенные блок памяти и блок сравнения, при зтом к другим входам блока сравнения подклю. чены соответственно выходы регистров сдвига и решающего блока, другой вход которого объединен с управляющим входом блока памя. ти и подключен к одному из выходов блока сравнения, другой выход которого через формирователь импульсов подключен к управля. ющему входу преобразователя кода, выходы которого подключены к соответствующим входам блока памяти.На чертеже приведена структурная электрическая схема предлагаемого устройства.Устройство для циклов ой синхронизации содержит дешифратор 1, регистры 2 сдвига, преобразователь 3 кода, решающий блок 4 блок 5 сравнения, блок 6 памяти и формиро. ватель 7.Устройство работает следующим образом,Допустим, что в начальный момент време. ни все разряды регистров 2 и блока 6 установ. лены в нулевое состояние. На вход дешнфра35 3 75855 тора 1 поступает сигнал, в котором присутству. ет фазируюшая комбинация, следующая с частотой циклов. На выходе дешифратора 1 в моменты времени, соответствующие последней позиции синхрокомбинации, формируются импульсы - отклики. На остальных позициях цикла формируются импульсы случайным образом с вероятностью ложного выделения синхро. комбинации из входного потока случайных символов информации. Импульсы с выхода 1 О дешифратора 1 поступают на вход преобразователя 3, который представляет собой сумматорэи-разрядных двоичных чисел, где и - число регистров 2. Первым слагаемым является п.разрядное двоичное число, снимаемое в параллельном коде с выходов регистров 2, а вторым слагаемым - единица с выхода дешифратора 1. С выхода преобразователя 3 п-разряд. ное читсло переписывается в параллельном ви. де в первые разряды регистров 2, и продвига- эо ется по регистрам 2 под действием тактовых импульсов, следующих с частотой передачи символов информации. Число разрядов каждого регистра 2 выбирается равным числу позиций сигнала в цикле, поэтому суммирование откли ,ков дешифратора 1 в каждой позиции цикла производится независимо от других позиций цикла.Таким образом, двоичное число на выходе преобразователя 3 в любой момент времени 30 характеризует количество откликов дешифратора 1 в соответствующей позиции сигнала за все предшествующие циклы от начала наблюдения. С большой вероятностью число откликов в последней позиции синхрокомбннации становится наибольшим по сравнению с остальными позициями цикла причем вероятность такого события увеличивается по мере наблюдения, Индикация позиции, имеющей максимальное число откликов, осуществляется с помощью блока 5 и блока 6 следующим образом. Блок 5 суммирует число на выходе регистров 2 с единицей дешифратора 1 и сравнивает полученную сумму с содержимым блока 6, и если эта сум.ма превосходит или равна числу, содержащемуся в блоке Ь, то соответствующий сигнал с выхода блока 5 подается на управляющий вход блока 6 и в блок 6 переписывается значение этой суммы с выхода преобразователя 3. Таким образом, в блоке 6 содержится наиболь. шее из чисел, записаннпх в ячейках регистров 2 за предыдущий цикл, а сигнал на выходе блока 5 появляется в той позиции цикла, где количество откликов дешифратора 1 максимально,Для того, чтобы исключить переполнение разрядной сетки двоичных чисел при дальней. шем накоплении откликов дешифратора 1, используется второй выход блока 5, на котором формируется импульс переполнения, если сум. 1ма чисел на входах блока 5 равна 2 . Им.цпульс переполнения поступает на формирова.тель 7, на выходе которого образуется единичный скачок напряжения длительностью в одинцикл. Этот сигнал воздействует на преобразо.ватель 3 таким образом, что из полученнойсуммы, образованной входными числами, вычитается единица в течение всего последующегоцикла за исключением тех случаев, когда сумма равна нулю. В дальнейшем, значение максимального числа фиксируется на уровне 2 - 1,а числа остальных позиций цикла уменьшаютсясо скоростью, определяемой соотношением вероятностей правильного обнаружения и ложноговыделения синхрокомбинации. Наступает стационарный режим, при котором число, соответствующее последней позиции синхросигнала,равно 2" - 1, а число остальных позиций флуктуируют около некоторого значения вблизи нуля. В случае, если число одной из остальныхпозиций цикла достигает уровня 2 - 1, вероятность такой ситуации уменьшается с помощью соответствующего увеличения числарегистров 2, т,е. увеличением разрядности чисел.Решающий блок 4 анализирует сигналы, поступающие с выходов блока 5 и дешифратора 1,В случае значительного уменьшения вероятностиправильного обнаружения синхрокомбинапии(например, при замираниях в канале связи)решающий блок 4 воздействует на преобразо.ватель 3 и блок 5, при этом производится по.следовательное (один раз в несколько циклов)уменьшение чисел, записываемых в регистры 2с одновременным обновлением содержащегосяв блоке 6 максимального числа. Скоростьуменьшения чисел выбирается исходя из конкретных условий работы, Так, если после пе.рерыва связи новый сеанс связи начинаетсяс новой фазы цикловой разметки, то желательно,чтобы к началу сеанса связи регистры,2 были в нулевом состоянии. При этом время определения фа.зы новой цикловой разметки минимально.Предлагаемое устройство обеспечивает высокую вероятность правильного фазированияпри значительном сокращении времени установ.ления синхронизма,Формула изобретенияУстройство для цикловой синхронизации, содержащее регистры сдвига, между выходами и входами которых включен преобразователь кода, к управляющему входу которого под.ключен выход дешифратора через решающий блок, а также формирователь импульсов, о тл и ч а ю щ е е с я тем, что, с целью сокращения времени вхождения в синхрониэм и снижения вероятности ложной синхронизации,758551 Составитель Е. ПетроваТехред А. Куликовская Корректор А. Гриценко едактор С, Суркова Тираж 729 НИИПИ Государственног по делам изобретений и 3035, Москва, Ж, Рау 6/5 За дписн амит ткрь б., д. ская"Патент", г. Ужгород, у оектная пиал введены последовательно соединенные блок па.мяти и блок сравнения, при этом к другимвходам блока сравнения подключены соответственно выходы регистров сдвига и решающего блока, другой вход которого объединенс управляющим входом блока памяти и подключен к одному иэ выходов блока сравнения,другой выход которого через формирователь импульсов подключен к управляющему входупреобразователя кода, выходы которого подключены к соответствующим входам блока памяти. 5Источники информации,принятые во внимание при экспертизе1, Авторское свидетельство СССР И 510797,кл. Н 04 1. 7/08, 1971 (прототип),