Устройство для испытания транзисторных матриц

Союз Советских Социалистических Республик(22) Заявлено 26.06.78 (21) 2634252/18-25 6 01 Й 31/26 с присоединением заявки М Государственный комитет СССР по делам изобретений и открытий(5 З) УДК 621.382.3 (088.8) Дата опубликования описания 250780(54) УСТРОЙСТВО ДЛЯ ИСПЫТАНИЯ ТРАНЗИСТОРНЫХ МАТРИЦИзобретение относится к области контроля полупроводниковых приборов и может быть испольэовано для электротермотренировки и испытаний на надежность при производстве полупроводниковых приборов.Известно устройство для испытания транзисторных матриц, содержащее блоки задания режима, управления, питания, коммутации, пульт управления, измеритель параметров матриц, генератор импульсов, блок формирования тактов, распределитель импульсов, счетчик, соединенные между собой определенным 15 образом 11 .Однако возможны сбои устройства тица записи ложных "1" в распределитель импульсов, в результате чего повышается рассеиваемая мощность на матрицах, что может привести к выходу их из строя. кроме того, возможны сбои устройства типа потери "1". что приводит к простою оборудования.В связи с одновременностью рабо ты контрольно-испытательного оборудования, мощных испытательных камер при производстве полупроводниковых приборов, вероятность укаэанных сбоев высокаЦелью изобретения является повышение .эффективности устройства.указанная цель достигается тем, что в устройство для испытания транзисторных матриц введены многовходовая схема совпадения, интегрирующая цепь и генератор одиночных импульсов, причем входы схемы совпадения соединены с выходам распределителя импульсов, а выход - через интегрирующую цепь с одним из входов генератора одиночных импульсов, второй вход которого соединен с блоком формирования тактов, а выход - со счетчиком. Такая схема устройства позволяетповысить его эффективность за счет восстановления правильной работы устройства в случае его сбоев. При этом, если в распределитель импульсов вписались ложные "1", многовходовая схема совпадения выдает разрешение на вход генератора одиночных импульсов и далее на пуск счетчика, а затем распределителя только после установки распределителя в состояние "0". Аналогично при сбое, выражающемся в потере "1",осуществляется пуск счетчика, а затем распределителя импульсов, и начинается новый, исправленный цикл работы устройства.Блок-схема устройства для испытания транзисторных матриц представлена на чертеже.Устройство содержит стойку испы,тательного режима 1, блок управления2, блок задания режима 3, блок питания 4, блок коммутации 5, пульт управления 6, панель с транзисторными матрицами 7, измеритель параметров матриц 8, испытательную камеру 9, выходы 10-15 блока. управления, генератор импульсов 16, блок формирования тактов 17, распределитель импульсов 18, счетчик 19, усилитель 20, многовходовую схему совпадения 21, интегрирующую цепь 22 и генератор оди ночных импульсов 23.Устройство работает следующим образом.Прямоугольные импульсы с генерато ра импульсов 16 поступают на вход бло-. ка формирования тактов 17, на выходах которого формируется двухтактная последовательность импульсов "1 Т" и"2 Т" с периодами 2 Тан (Траян- период 25 следования импульсов генератора 16).Одновременно по сигналу "пуск" на выходе счетчика 19 в момент времени"2 Т" появляется одиночный импульс, который переключает в состояние "1" триггер первого разряда распределителя импульсов 18. На выходе 10 этого разряда формируется передний фронт испытательного импульса, Тактовый импульс "1 Т" устанавливает триггер первого разряда распределителя импульсов в состояние "О", а триггер второго разряда - в состояние "1".В результате на выходе 10 формируется задний фронт испытательного импульса, а на выходе 11 - передний 40 фронт следующего испытательного импульса.Длительность сформированного навыходе 10 импульса равна Т Аналогично формируются импульсы на выходах 11-15,с которых эти импульсы по отдельным каналам поступают на соответствующие этим выходам матрицыеПо окончании Формирования на выходах 10-15 распределителя импульсов ,длительностью Твсе разряды устанавливаются в состояние "0", срабатывает многовходовая схема совпадения 21, и сигнал через интегрирующую цепь 22 поступает на вход генератора одиночных импульсов 23. Этот генератор формирует одиночный сигналв момент времени "2 Т", по которомузапускается и начинает заполнятьсяимпульсами "1 Т" счетчик 19. Импульс Щ переполнения в момент времени "2 Т" запирает вход этого счетчика и поступает на вход первого разряда распределителя импульсов. Начинается новый цикл работы блока управления 2. Интегрирующая цепь 22 служит дляустранения ложного срабатывания ге -нератора одиночных импульсов в моменты переключения разрядов распределителя импульсов.Счетчик 19 выполняет функцию линиизадержки, которая необходима для задания требуемой частоты следованияиспытательных импульсов.на каждом извыходов 10-15 распределителя импульсов, а также для обеспечения постоянства скважности испытательных импульсов при изменении их длительности.Период следования импульсов на каждом из выходов 10-15 определяется выражениемТ = Тан(щ + 2) + ьаа,где Т - йериод следования испытательных импульсов;Т- пеРиод следования импульсовгенератора 16;время задержки, равное времени заполнения счетчика 19 импульсами "1 Т" до переполнения;в - количество выходов блока управления 2, равное количеству испытательных матриц.Из блока управления сформированныепо длительности и частоте импульсы поступают на входы усилителей 20 блоказадания режима 3, где,формируются поамплитуде и производится коррекцияих. Фронтов. Проходя далее через блоккоммутации, импульсы поступают на панель с транзисторными матрицами.Пульт управления и блок коммутации служат для поочередного подключения выводов транзисторных структурматриц к измерителю для измерения ихпараметров в процессе испытания.При работе устройства могут возникать сбои устройства, например, вовремя переключения мощных потребителей (испытательных камер и другогоконтрольно-испытательного оборудования).Эти сбои выражаются либо в записиложных "1" (дополнительно к информационной "1") в распределитель импульсов, что приводит к повышению рассеиваемой мощности на матрицах и к выходу их из строя, либо в потере информационной "1". В этом случае оборудование простаивает, испытание( тренировка) матриц не производится.Устранение указанных сбоев в устройстве с помощью многовходовой схемы совпадения 21, интегрирующей цепи 22 и генератора одиночных импульсов 23 осуществляется следующим образом.В случае записи ложных "1" схемасовпадения сработает только после"очистки" распределителя импульсов иустановки его в состояние "0", Далеесигнал "пуск" распределителя формируется по цепи - интегрирующая цепь,генератор одиночныхимпульсов, счетчик аналогично описанному.Зб Тираж 9И Государственно омитета СССРпо делам изобретений и открытий113035 Москва ЖРа ская наб, д. 4 5илиал ППП "Патент", г. Ужгород, ул. Проектная, 4 Аналогично возобновляется циклическая работа устройства при потере информационной "1".Технико-экономическое преимуществопредложенного устройства по сравнению с известными заключается в улуч 5 шенин его качества, выражающееся в том, что повышается эффективность за, счет исключения возможных сбоев при его работе.10 Формула изобретенияУстройство для испытания транзисторных матриц по авт, св. В 402835, о т л и ч. а ю щ а е с я тем, что, с,д целью повышения эффективности, устройство содержит многовходовую схемусовпадения, интегрирующую цепь, генератор одиночных импульсов, причемвходы схемы совпадения соединены свыходами распределителя импульсов, авыход - череэ интегрирующую цепь содним из входов генератора одиночныхимпульсов, второй вход которого соединен с блоком формирования тактов,а выход - со счетчиком.Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРР 402835, кл. 6 01 К 31/26, 1977