Устройство для проверки логических схем

(71) Заявит 54) УСТРОЙСТВО ДЛЯ ПРОВЕРКИ ЛОГИЧЕСКИХ СХЕМдлагаем ьно-изм спользов он ыть ки логическшин. ость 1Я и 21 е устройство относится керительной технике и можетано в устройствах,проверячеек вычислительных маИзвестны устройства, в которых в качестве коммутационных элементов использовалн тумблера реле Ц и т.п., а также устройства, в которых коммутациявходов н выходов осуществляется по заданной программе 21.Общим недостатком устройствявляется сложность узла коммутации;Наиболее близким по технической сущности к данному изобретению является устройство для проверки логических схем, содержащее первый и второй блоки формирователей, одна группа выходов которых соединена с соответствующими входами проверяемого обьекта, а другая - с соответствующими входами эталонного-обьекта, первый и второй блоки сравнения и блок управления, первый выход которого подкпючен к входу генератора псевдослучайного кода ЭНедостатком устройства является егонизкая надежность, вытекающая нз слож.ности узла коммутации.Целью изобретения является надежиустройства.Указанная цель достигается тем, чтооно содержит первый и второй блоки логики, первый и второй блоки триггеров,первый вход первого блока триггеровсоединен со вторым выходом блока управления и с первым входом второго блока триггероввторой вход первого блока 5триггеров соединен с третьим выходомблока управления и со вторым входомвторого блока триггеров, третий входпервого блока триггеров соединен с,третьим входомвторого блока триггерови четвертым выходом блока управления,выход. первого блока триггеров подклю чен к первому входу первого блока логики, а выход второго блока триггеров - кпервому входу второго блока логики, вто3 7177рые входы первого и второго блоков логики соединены с соответствующими выходами генератора псевдослучайного кода; а выходы - соответственнО с входамипервого и второго блоков формирователей,выходы первого и второго блоков сравненияподключены соответственно к четвертым вхо-дам первого и второго блока триггеров.. Недостатком устройства является низкая его надежность. 10Целью изобретения является повышениенадежности устройства.Предлагаемое устройство имеет два режима работы-настройка и проверкаВ ре- жиме настройки подключается один проверяемый узел, на все выводыкоторогоподается случайный код.При этом производится автомвтйческоеразделение входов й выходов проверяемого узла. Это осуществляется при сравнении 20сигналов йа выводах с поданиым кодом.Если данный вывод является входом, тосйсйалы идентичйы, если - выходом, тов некоторый момент времени произойдетнесовпадение, по сигналу которого срвбатывает схема коммутации и отключает .,генератор псевдослучайного кода (ГПК)от дайного вывода проверяемого узла. Перевод стенда в режим проверки блокируетсхему коммутации и позволяет далее вести проверку сравнением с эталонным узлом.Блок-схема:устройства представленана чертеже;,Устройство содержит блок управления1, генератор псевдослучайного кода (ГПЮ 352, первый блок логики 3, первый блокформирователей 4, первый блок сравнения5, первый блок триггеров 6, проверяемыйобъект 7, эталонный объект 8, второйблок логики 9, второй блок формирователей 10 и второй блок сравнения 1 1, второй блок триггеров 12.Устройство работает следующим образом.В режиме настройки К устройству под 45ключаются один проверяемый объект 7.Одновременно с запуском ГПК 2 блокуправления 1 устанавливает в 1 все триггеры блока 6. Код ГПК 2 проходит блок3, формирователь 4 и поступает на одноименные выводы 7 и 8 и на входы блока 5. Схема блока 4 выбрана такой, чтобы при объединении ее выхода с выходом.1чякросхем проверяемого узла реалиэовы валась логическая функция И для их выходных сигналов. Результат сравнения наК входе триггера блока 6 стробируетсяузким импульсом, Если данный вывод 26 4проверяемого узла является выходным,то сигнал на выводе объекта 7 будет отличаться от сигнала на одноименном выводе объекта 8, так как там нет однотипной,проверяемой схемы. Первое же несовпадение вызовет переброс триггера блока 6 в О, что запретит прохождение сигнала данного разряда ГПК 2 через" блок 3 и установит соответствующий форрирователь 4 в 1. Подобная ситуация мо жет возникнуть не сразу после начала.работы ГПК 2, поэтому для достоверности коммутации блок 1 отводит достаточно большое число тактов на режим настройки. По окончании режима блок 1 вырабатывает сигнал блокировки триггеров блока 6 и останавливает ГПК 2. При переключении стенда в режим проверки в блоке 1 вырабатывается сигнал запрета на блок 6, при этом состояние триггеров фиксируется, и устройство подготовлено к проверке логических схем данного типа. Далее, подключив эталон 8, можно проводить проверку методом сравнения. Длительность такта ГПК невелика (порядка, нескольких микросекунд)поэтому даже при большом числе тактов настройки коммутация входов-выходов занимает порядка 0,1 сек, а надежность;устройства при большом числе выводов проверяемых узлов существенно выше, чем у известных, за счет сокращения числа и упрощения коммутационных элементов, которые выполнены на микросхемах широкого пользования.Таким образом, предлагаемое устройство обладает большей надежностью по сравнению с известными устройствами контроля логических узлов. формула изобретенияУстройство для проверки логических схем, содержащее первый и второй блоки формирователей, одна группа выходов которых соединена с соответствующими входами проверяемого объекта, а другая - с соответствующими входами эталонного объекта, первый и второй блоки сравнения и блок управления, первый выход которого подключен к входу генератора псевдослучайного кора, о т л и ч а ю - щ е е с я тем, что, с целью повышения надежности устройства, оно содержит первый и второй блоки логики, первый и второй блоки триггеров, первый вход перво,го блока триггеров соединен со вторым выходом блока управления и с первымз 9846/65 ТиРаж 956 ЦНИИПИ Государственного по делам изобретений и о 113035, Москва, Ж, РаущсПодписное митета СССР крытий я наб д. 4/5. филиал ППП фПатентф, г, Ужгород, ул. Проектна 5 717726 . 61входом второго блока триггеров, второй дослучвййого кода, а выходы - соответвход первого блока триггеров соединен ственно с входами первого и второго с третьим выходом блока управления: и блоков формирователей, выходы первого со вторым входом второго блока тригге- и второго блоков сравнения подключены ров, третий вход первого блока тригге-соответственно к четвертым входам перров соединен с третьим входом второго вого и второго блока триггеров. блока триггеров и четвертым выходом Источники информации, блока управления, выход первого блока принятые во внимание при экспертизе триггеров подключен к первому входу пер, Патент СВА % 3286175, вого блока логики, а выход второго бло О кл. 324-73, опублик. 1971, ка триггеров - к первому входу второго 2. Патент США Ъ 3812426,1блока логики, вторые входы первого и кл. 324-73, опублик. 1975. второго блоков логики соединены с соот-3. Патент США Ь 3614608, ветствующими выходами генератора псев- кл. 234-23, опублик. 1973 (прототип).